【正文】 039。 同步信號 x :in std_logic。 end process。 基帶信號 x 為 39。 process(clk,x) 此進(jìn)程完成對基帶信號 x 的調(diào)制 begin if clk39。 else q=q+1。f2=39。 載波信號 begin process(clk) 此進(jìn)程主要是產(chǎn)生兩重載波信號 f1， f2 begin if clk39。 use 。 圖 18 CPSK調(diào)制分頻部分程序設(shè)計流程圖 如圖 19 所示為二選一電路的 VHDL 程序設(shè)計流程圖，用一個簡單的二Start q=00 q=01 f1=0。判決器的工作原理是：把計數(shù)器輸出的 0 相載波與數(shù)字CPSK 信號中的載波進(jìn)行邏輯 “與 ”運(yùn)算，當(dāng)兩比較信號在判決時刻都為 “1”時，輸出為 “1”，否則輸出為 “0”，以實現(xiàn)解調(diào)的目的。解 調(diào)時，把相對碼從載波上分離恢復(fù)出來，必須要先恢復(fù)載波，然后把載波與 CPSK 信號進(jìn)行比較，才能恢復(fù)基帶信號。 用源碼序列 ??ka 對載波進(jìn)行相對（差分）相移鍵控，等效于將源碼序列??ka 轉(zhuǎn)換為差分碼形式 ??kb ，之后對載波進(jìn)行絕對相移鍵控 [15]。隨著微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路 (VLSIC)逐步發(fā)展到今天的專用集成電路 (ASIC)。所以稱為相位比較法或者是稱為差分相位檢測法。要得 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 23 到原基帶信號，還必須經(jīng)過相對碼 — 絕對碼變換器。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生了相位的變化，而相位差是值前后兩碼元的初相位是否發(fā)生了變化。由于 DPSK 的諸多優(yōu)點(diǎn)， DPSK 技術(shù)被大量使用， 一般來說，因為信號波形間的相關(guān)性導(dǎo)致了DPSK 中錯誤的傳播 (相鄰碼元之間 )，所以 DPSK 信號的效率要低于 PSK。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 18 傳輸總比特數(shù) 錯誤比特數(shù)?bP (25) 在二進(jìn)制中， eP = bP 。 （ 1）數(shù)字調(diào)制系統(tǒng)的基本結(jié)構(gòu) m(t) 調(diào)制器 發(fā)濾波器e 0 (t) 信道噪聲收濾波器 解調(diào) m(t) 圖 4 數(shù)字調(diào)制系統(tǒng)的基本結(jié)構(gòu) （ 2）數(shù)字調(diào)制的性能指標(biāo) 數(shù)字通信系統(tǒng)的有效性可用傳輸速率和頻帶利用率來衡量。 （ 3） 仿真：仿真包括功能仿真、時序仿真和定時分析，可以利用軟件的仿真功能來驗證設(shè)計項目的邏輯功能是否正確。由于MAX+ plusⅡ 支持多種器件，設(shè)計者 不必學(xué)習(xí)新的工具就可支持新的結(jié)構(gòu)。 （ 3）多平臺。在 Max+plusⅡ 上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。 根據(jù)以上說明，一個自頂而下的 VHDL 設(shè)計流程如圖 2 所示。接著，把所有子結(jié)構(gòu)的行為描述轉(zhuǎn)為寄存器傳輸級 RTL（ register transfer level）描述，并模擬驗證。實際上，行為領(lǐng)域 之間也存在著模型混合使用的情況。因此，在設(shè)計進(jìn)程的任一階段，僅需關(guān)注與當(dāng)前設(shè)計有關(guān)的少量信息，這就避免了處理大量細(xì)節(jié)信息的麻煩。第二部分，設(shè)計實體（ entity），對系統(tǒng)的名稱和輸入輸出端 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 10 口進(jìn)行聲明。在設(shè)計的過程中，對系統(tǒng)自上而下分成 “行為描述 ”，“RTL方式描述 ”， “邏輯綜合 ”三個層次進(jìn)行設(shè)計。 圖 1 VHDL 程序的結(jié)構(gòu) VHDL 作為 EDA 的 重要組成部分，提供了借助計算機(jī)進(jìn)行數(shù)字系統(tǒng)設(shè)計的一種很好的手段，用 VHDL 設(shè)計有許多優(yōu)點(diǎn)，它的硬件描述能力強(qiáng)，可以用于從門級、電路級直至系統(tǒng)級的描述、仿真、綜合和調(diào)試。這些眾多的 EDA 工具軟件開發(fā)者，各自推出了自己的 HDL。用 VHDL 硬件描述語言做電路設(shè)計具有開發(fā)周期短、設(shè)計易于修改、電路簡單、成本低廉等優(yōu)點(diǎn)，對那些外形結(jié)構(gòu)要求小巧的微電子系統(tǒng)，可以直接利用 FPGA 器件的可編程特性來大大減少芯片的使用量，從而提高外形結(jié)構(gòu)設(shè)計靈活性和系統(tǒng)可靠性 [5]。造成 PSK和 DPSK 這種差異的原因是，前者是將接收信號與原始的無噪聲干擾的參考信號比較，而后者則是兩個含噪信號之間的比較。與模擬通信系統(tǒng)相比，數(shù)字調(diào)制和解調(diào)同樣是通過某種方式，將基帶信號的頻譜由一個頻率位置搬移到另一個頻率位置上去。它具有一系列獨(dú)特的優(yōu)點(diǎn)，目 前已經(jīng)廣泛應(yīng)用于無線通信中，成為現(xiàn)代通信中一種十分重要的調(diào)制解調(diào)方式。根據(jù)數(shù)字信號控制載波的參量不同也分為調(diào)幅、調(diào)頻和調(diào)相三種方式。作為其關(guān)鍵技術(shù)之一的調(diào)制解調(diào)技術(shù)一直是人們研究的一個重要方向。 基于 FPGA 技術(shù)設(shè)計并實現(xiàn)了 2DPSK 調(diào)制解調(diào)器。由于數(shù)字技術(shù)的大量應(yīng)用 ,數(shù)字調(diào)制解調(diào)技術(shù)得到了廣泛的應(yīng)用。本文重點(diǎn)介紹 DPSK 調(diào)制解調(diào)器中的各個模塊的具體實現(xiàn)和相應(yīng)的 VHDL 程序。 modulation 。現(xiàn)場可編 程門陣列 ( FPGA)提供了實現(xiàn)數(shù)字信號處理的第三種解決方案 , 它結(jié)合了以上兩種方式的優(yōu)勢 , 具有開發(fā)周期短、設(shè)計方案修改方便、成本低、投資不存在風(fēng)險問題等。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 4 也是近年來應(yīng)用日趨廣泛的載波傳輸方式。FPGA 嵌入式系統(tǒng)不僅具有其他微處理器和單片機(jī)嵌入式系統(tǒng)的優(yōu)點(diǎn)和技術(shù)特性，而且還可能用并行算法操作，具有高速數(shù)字信號處理的能力，為實現(xiàn)系統(tǒng)的實時性提供了有利的支持， DSPamp。在設(shè)計過程中，通過對通信原理的回顧和總結(jié)，以及查閱相關(guān)的信源信道編碼以及模數(shù)，數(shù)模轉(zhuǎn)換相關(guān)知識，達(dá)到設(shè)計有線相移載波傳輸?shù)哪康?，在不? 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 5 學(xué)習(xí)新的知識以及歸納復(fù)習(xí)老的知識的同時，提高自身對電子線路的設(shè)計能力。 VHDL 程序的設(shè)計是本文最重要的部分。 在 HDL（硬件描述語言）形成發(fā)展之前，已經(jīng)有了許多程序語言，如匯編、 C 語言 等。 1996 年， IEEE 將電路綜合的標(biāo)準(zhǔn)程序與規(guī)格 VHDL，成為 VHDL 綜合標(biāo)準(zhǔn) 。 ABELHDL 從結(jié)構(gòu)上來說沒有 VHDL 清晰，可讀性也要稍微差一些。而 VHDL 設(shè)計硬件電路時，設(shè)計者不必編寫邏輯，從而大大降低了設(shè)計的難度。首先，通過設(shè)計一個抽象結(jié)構(gòu)來滿足設(shè)計要求；然后，把該結(jié)構(gòu)分解為一系列元件并通過互練來完成相同的功能；接著，每一個元件再被分解直至找到已有的能完成于最底層元件同樣功能的圖元為止；最終，所獲得的結(jié)果恰好是一個以圖元建造的分層復(fù)合系統(tǒng)。通常，將這些模型分為三個領(lǐng)域，即行為領(lǐng)域、結(jié)構(gòu)領(lǐng)域和幾何領(lǐng)域。 VHDL 的設(shè)計流程 通常，一個 VHDL 設(shè)計總是從對一個數(shù)字系統(tǒng)提出 設(shè)計要求或指標(biāo)開始。因此，綜合一個 VHDL 描述其結(jié)果醬依賴于描述風(fēng)格。 表 1 VHDL 工具清單 公司名稱 模擬驗證工具 綜合工具 Cadence NC VHDL Encounter Mentor Graphics Modelsim Leonardo Spectrum Synopsys VCS DC FPGA Altera MAX+PLUSⅡ 或 Quartus Ⅱ Xilinx Foundation Express Elite 雖然 Altera 和 Xilinx 公司提供的工具都是面向它們自己的器件庫，但也支持標(biāo)準(zhǔn) VHDL 源代碼設(shè)計及 網(wǎng)表文件的輸入和輸出。 （ 2）與結(jié)構(gòu)無關(guān)。 MAX+ plusⅡ 提供了豐富的庫單元，其中包括 74 系列的全部器件和多種特殊的邏輯宏功能 (Macro—Function) 以及參數(shù)化的兆功能 (Mage—Function)供設(shè)計者調(diào)用，大大減輕了設(shè)計者的工作量，縮短了設(shè)計周期。 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 15 （ 1） 設(shè)計輸入：可以采用原理圖輸入、 HDL 語言描述、 EDIF 網(wǎng)表輸入及波形輸入等幾種方式。 信道：即信號傳輸?shù)男诺?，可以是光纖，電纜等有線媒介，也可以是空氣這類無線傳輸媒介。 碼元速率和信息速率有以下的對應(yīng)關(guān)系 ： ???????)(lo g)(lo g22BMRRsbMRRbBBb (22) 頻帶利用率數(shù)字通信傳輸系統(tǒng)的頻帶利用率定 義為：所傳輸?shù)男畔⑺俾剩ɑ蚍査俾剩┡c系統(tǒng)帶寬之比值，可表示為： ??????????)()(HzsbBRHzBBRbbB?? (23) 其單位為 bit/s/HZ（或為 Baud/Hz). 數(shù)字通信系統(tǒng)的可靠性可用差錯率來衡量 差錯率是衡量系統(tǒng)正常工作時，傳輸消息可靠程度的重要性能指標(biāo)。 當(dāng) 0、 1 等概出現(xiàn)時，雙極性基帶信號功率譜 密度為 : ? ? 2s in ???????ssss fTfTTfP ? ? (29) 則 2PSK 信號的功率譜密度為 : ? ? ? ?? ? ? ?? ? ???????? ? ??? ?? 22 s i ns i n4scscscscsE Tff TffTff TffTfP ? ?? ? (210) 圖 7 PSK信號功率譜密度 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 20 圖 8 雙極性基帶功率譜密度 PSK 信號譜，形狀為 ???2Sa ，以 0f 為中心的 DSB 譜 PSK 信號傳輸帶寬 (取主瓣寬度） ? ? ? ?取主瓣寬度HzfTB ssp sk 22 ?? (211) 差分相移鍵控 DPSK 調(diào)制 差分相移鍵控 差分相移鍵控（ Differential Phase Shift Keying， DPSK）是一種最常用的相對調(diào)相方式，采用非相干的相移鍵控形式。因此，就 出現(xiàn)了 DPSK 調(diào)制方式 。 圖 9 2DPSK 同樣存在 A、 B方式矢量圖 絕對碼 —相對碼 (差分編碼 ) 絕對碼和相對碼之間的關(guān)系為： 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 22 1??? kkK bab (213) 若定義 Δφ 為 2DPSK 方式下本碼元初相與前一碼元初相之差，并設(shè) Δφ＝ π相 →“1” 、 Δφ＝ 0 相 →“0” ，為了比較，設(shè) 2PSK 方式下 φ＝ π 相 →“0” 、 φ＝ 0 相 →“1” ，則數(shù)字信息序列與 2PSK、 2DPSK 信號的碼元相位關(guān)系如表 2所示。由于 ? ? ? ?tfAtfA cc ?? 2co s2co s ?? ，則 ? ? )(tnAtx c??? 。可直接解調(diào)出原絕對碼基帶信號。整個信號處理過程全部采用 VHDL 硬件描述語言來設(shè)計 ， 并用 MAX+plusⅡ仿真系統(tǒng)功能對程序進(jìn)行調(diào)試，分析仿真結(jié)果，以滿足系統(tǒng)設(shè)計的要求。對二進(jìn)制 CPSK，若用相位π 代表 “0”碼，相位 0 代表 “1”碼，即規(guī)定數(shù)字基帶信號為 “ 0”碼時，已調(diào)信號相對于載波的相位為 π；數(shù)字基帶信號為 “1”碼時，已調(diào)信號相對于載波相位為同相。圖中沒有包含模擬電路部分，輸出信號為數(shù)字信號。 圖 16 DPSK 調(diào)制電路方框圖 clk 計數(shù) 器 異或 相對碼 寄存器 CPSK 調(diào)制 調(diào)制信號 start 絕對碼 FPGA clk 計數(shù)器 q start 已調(diào)信號 判決 基帶信號 FPGA 沈陽大學(xué)畢業(yè)設(shè)計（論文） No. 30 相對碼轉(zhuǎn)化成絕對碼 電路的 VHDL建模 DPSK 解調(diào)電路的方框圖如圖 17 所示， DPSK 解調(diào)電路采用 CPSK 解調(diào)電 路加一個相對碼到絕對碼的轉(zhuǎn)換即可實現(xiàn)。 調(diào)制 的 VHDL 程序 library ieee。 已調(diào)制輸出信號 end PL_CPSK。 then q=00。f