【正文】 EVENT AND CLK= 39。amp。 END IF 。 WHEN 011 = ROM_DATA = 00111111 。 END ROM 。 ROM 實(shí)現(xiàn)源碼 LIBRARY IEEE 。139。 ELSIF (IO_MODE = 39。 SIGNAL RAMTMP : MEM。 ENTITY RAM IS PORT ( DATA_FFT , DATA_IO : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 雖然 xx 老師 工作繁多，但 還是一絲不茍的指導(dǎo)學(xué)生的畢業(yè)設(shè)計(jì)，為學(xué)生提供相關(guān)資料。 圖 RAM地址產(chǎn)生單元 控制單元設(shè)計(jì) 通過(guò)一個(gè)有限狀態(tài)機(jī)來(lái)實(shí)現(xiàn)控制器。0139。 (1).ROM 地址產(chǎn)生單元 ROM 地址發(fā)生單元提供 ROM 正確的地址讀取旋轉(zhuǎn)因子，一個(gè)旋轉(zhuǎn)因子由 8位實(shí)部和 8位虛部組成。如此往復(fù)，直至 8 個(gè)時(shí)鐘脈沖后，由 ARICTL 的控制，乘法運(yùn)算過(guò)程自動(dòng)中止。現(xiàn)介紹由 8位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的 8 位乘法器，此乘法器具有一定的實(shí)用價(jià)值。并行進(jìn)位加法器設(shè)有進(jìn)位產(chǎn)生邏輯，運(yùn)算速度較快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。時(shí)，將蝶形單元運(yùn)算結(jié)果寫入 RAM 中，當(dāng) IO_MODE=39。 數(shù) 據(jù)存儲(chǔ)單元 RAM 的實(shí)現(xiàn) 雙端口 RAM 用來(lái)存儲(chǔ)輸入數(shù)據(jù)及中間運(yùn)算結(jié)果的單元，每個(gè)碟形運(yùn)算的輸入、輸出數(shù)據(jù)均要經(jīng)過(guò) RAM 的讀寫操作，則 RAM 的讀寫速度對(duì)整個(gè) FFT 的處理速度影響較大。 數(shù)字信號(hào)處理廣泛采用高速器件和并行處理方式，以提高速度，滿足實(shí)時(shí)處理要求，研制專用浮點(diǎn) VLSI信號(hào)處理芯片，可提供極大動(dòng)態(tài)范圍，信號(hào)處理器具有編程能力，靈活性極強(qiáng)，以及廣泛采用 EDA技術(shù)進(jìn)行設(shè)計(jì)，縮短研發(fā)周期，降低成本。而雷達(dá)、圖像處理的抽樣頻率高，對(duì) DSP系統(tǒng)的處理能力的要求相應(yīng)就很高，高速、實(shí)時(shí)信號(hào)處理是現(xiàn)代信號(hào)處理的顯著特點(diǎn)，需要極高的數(shù)據(jù)吞吐率和計(jì)算速度。實(shí)際運(yùn)算中先 按自然順序?qū)⑿盘?hào)序列存入 RAM 中，則需經(jīng)過(guò)變址運(yùn)算得到倒位序的排列，然后實(shí)現(xiàn) FFT 算法。 圖 8N? 的時(shí)間抽取基 2 FFT算法流圖 當(dāng) 2MN? 的 FFT，共有 M 級(jí)蝶形，每級(jí)由 2N 個(gè)蝶形運(yùn)算單元，每個(gè)蝶形包括一次復(fù)乘、二次復(fù)加，則 M 級(jí)運(yùn)算的運(yùn)算量為 復(fù)數(shù)乘法：2log22NNMN? ? ? 復(fù)數(shù)加法： 2logN M N N? ? ? 則 FFT 算法與直接 DFT 算法相比運(yùn)算量大為減少，當(dāng) 1024N? 時(shí)， DFT 所需的復(fù)數(shù)乘法運(yùn)算次數(shù)為： 2 1048576N ? 次，而 FFT 所需的復(fù)數(shù)乘法運(yùn)算次數(shù)僅為2log 51 202N N??次。有兩類分解：一類是將時(shí)間序列 ??xn進(jìn)行逐次分解，稱為按時(shí)間抽取算法（ Decimation In Time）；另一類將傅立葉變換序列 ??Xk進(jìn)行分解，稱為按頻率抽取算法（ Decimation In Frenquency）。所以，對(duì)于每一個(gè) k值，直接計(jì)算 ??Xk就需要 4 2N 次實(shí)數(shù)乘法 和 ? ?2 2 1NN? 次實(shí)數(shù)加法。離散傅立葉變換本身是一個(gè)序列，而不是一個(gè)連續(xù)變量的函數(shù)，它相應(yīng)于對(duì)信號(hào)的傅立葉變換進(jìn)行頻率的等間隔取樣的樣本。用戶首先對(duì)所做項(xiàng)目進(jìn)行設(shè)計(jì)，明確設(shè)計(jì)目的、設(shè)計(jì)要求；然后利用原理圖輸入方式或文本輸入方式進(jìn)行設(shè)計(jì)輸入；輸入完成后，進(jìn)行編譯，若編譯過(guò)程中發(fā)現(xiàn)錯(cuò)誤，則檢查設(shè)計(jì)輸入，修改錯(cuò)誤，直至沒(méi)有錯(cuò)誤發(fā)生；編譯完成后，就可以進(jìn)行仿真，檢查設(shè)計(jì) 是否達(dá)到設(shè)計(jì)要求，否則的話，還需重新檢查設(shè)計(jì)輸入 。 QuartusⅡ開發(fā)工具支持 Altera 公司主流 FPGA 全部系列。 SO=X。 LIBRARY IEEE。 ENTITY HARF_ADDER IS PORT( A,B: IN STD_LOGIC。 BEGIN U1:H_ADDER PORT MAP(A=AIN,B=BIN,CO=S1,SO=S2)。 END ENTITY F_ADDER。 END art。結(jié)構(gòu)體通常由說(shuō)明部分和算法部分組成，算法部分通常是一些7 并發(fā)執(zhí)行的語(yǔ)句。 實(shí)體 實(shí)體類似原理圖中的模塊符號(hào)，作為一個(gè)設(shè)計(jì)實(shí)體的組成部分，其功能是對(duì)這個(gè)設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口 描述。 VHDL 基本設(shè)計(jì)流程 用 VHDL/Verilog HDL 開發(fā) CPLD/FPGA 的完整流程為： （ 1）設(shè)計(jì)輸入：用任何文本編輯器都可以。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi) 部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。利用硬件描 述語(yǔ)言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以自頂向下描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。 FPGA 在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面 很有 應(yīng)用前景 ， 在高可靠應(yīng)用領(lǐng)域， 在 設(shè)計(jì)得 好的情況下 ， 不 存在類似于 MCU 的復(fù)位不可靠和 PC 程序 跑飛等問(wèn)題。 FFT 廣泛應(yīng)用在無(wú)線通信、語(yǔ)音識(shí)別、圖像處理和頻譜分析等領(lǐng)域。 設(shè)備便于集成化、微型化。 經(jīng)過(guò)抗混疊濾波器輸出的模擬信號(hào)為 X(t)，經(jīng)過(guò) A/D 變換器后輸出的數(shù)字信號(hào)為 X(n),經(jīng)過(guò)數(shù)字信號(hào)處理器處理后輸出的數(shù)字信號(hào)為 Y(n),經(jīng)過(guò) D/A變換器后輸出的模擬信號(hào)為 Y(t),再用低通濾波器濾除高頻成份輸出平滑的模擬信號(hào)。s Cyclone II series FPGA chip EP2C8Q208C8 implement the processor to use Quartus II development software. Key words: Digital signal processing。 FPGA使用可編程的查找表（ Look Up Table,LUT)結(jié)構(gòu)，用靜態(tài)隨機(jī)存儲(chǔ)器 SRAM構(gòu)成邏輯函數(shù)發(fā)生器，采用 FPGA技術(shù)可以提高元器件的優(yōu)質(zhì)利用性可以降低設(shè)計(jì)風(fēng)險(xiǎn)，減少資金投入，縮短研發(fā)周期，且能夠并行處理數(shù)據(jù)，容易實(shí)現(xiàn)流水線結(jié)構(gòu)，而且升級(jí)簡(jiǎn)便，提高了設(shè)計(jì)的靈活性，再加上VHDL語(yǔ)言的靈活的描述方法以及與硬件無(wú)關(guān)的特點(diǎn)，所有這些都非常適合實(shí)現(xiàn)FFT算法，使得使用 VHDL語(yǔ)言基于 FPGA實(shí)現(xiàn) FFT成為研究方 向。在不同應(yīng)用場(chǎng)合使用不同性能的 FFT 處理器。FFT 算法； VHDL 語(yǔ)言 II Abstract With the rapid development of digital electronic technology, digital signal processing technology and theory has been widely used in munications, voice processing, image processing, radar signal processing, puter and multimedia and so on. With the development of programmable logic devices, making the scale of electronic design and integration greatly improved. In different applications use different performance FFT processor. FPGA (Field Programmable Gate Array) or field programmable gate array ,it is largescale programmable logic devices. Owing to improvement of FPGA39。對(duì)模擬信號(hào)進(jìn)行采樣時(shí)遵循奈奎斯特采樣定律，采樣頻率 f2 至少應(yīng)大于或等于 2 倍分析信號(hào)的最高頻率 f1，即 f2≥f1；否則可能出來(lái)因采樣頻率不夠高，模擬信號(hào)的高頻信號(hào)折疊到低頻段出現(xiàn)“混疊現(xiàn)象”。信息傳輸?shù)陌踩院捅Ｃ苄栽絹?lái)越重要，數(shù)字信號(hào)通信加密處理比模擬信號(hào)通信容易得多。 DFT 有很多快速算法，大致可分為 兩類。通過(guò)編程可以把一3 個(gè)通用的 FPGA 芯片配置成用戶需要的數(shù)字電路 系統(tǒng) ，加快電子產(chǎn)品的研發(fā)周期，降低成本，縮短產(chǎn)品上市時(shí)間。 FPGA 解決了電子系統(tǒng)小型化、低功耗、高可靠性等問(wèn)題，且開發(fā)周期短、芯片價(jià)格低，使得 FPGA 占有越來(lái)越多的市場(chǎng)。 VHDL 語(yǔ)言簡(jiǎn)介 超高速集成電路硬件描述語(yǔ)言 (VHDL， VeryHighSpeed Integrated Circuit Hardware Description Language)，誕生于 1982 年， 1987 年底 VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。 VHDL 的優(yōu)點(diǎn) VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 （ 2） VHDL 具有更強(qiáng)的系統(tǒng)硬件描述能力，具有多層次描述系統(tǒng)硬件功能的能力，其描述對(duì)象可從系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路。 6 （ 5）時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。 DATA_OUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。EVENT) THEN DATA_OUT=DATA_IN(7 DOWNTO 0)。 USE 。 C:OUT STD_LOGIC)。下面是半加器的 VHDL 數(shù)據(jù)流描述。 END PROCESS。 ARCHITECTURE BEHAVIOR OF HARF_ADDER IS BEGIN PROCESS(A,B) VARIABLE X,Y:STD_LOGIC。主模塊調(diào)用子模塊時(shí)采用結(jié)構(gòu)化描述：在一般模塊的設(shè)計(jì)時(shí)，根據(jù)具體情況，可以用行為級(jí)描述，又可以用數(shù)據(jù)流描述。 QuartusⅡ結(jié)合各種系列器件的物理結(jié)構(gòu)，提供了各種的優(yōu)化措施，可以在提高工作速度和資源利用率之間給以平衡，為多數(shù) 設(shè)計(jì)提供了解決方案。 連續(xù)時(shí)間周期信號(hào) 連續(xù)時(shí)間周期信號(hào) ??xt 當(dāng)滿足狄里赫利條件時(shí)在頻域中得到的 是離散非周期的傅立葉級(jí)數(shù)，傅立葉級(jí)數(shù)的系數(shù)為 ? ?X jkw ， ? ?X jkw 為離散非周期函數(shù)，??xt 和 ? ?X jkw 組成的變換對(duì)如下： ? ? ? ?221T jk w tTX jk w x t dtT e ??? ? （ 33） 離散時(shí)間非周期信號(hào) 離散時(shí)間非周期信號(hào) ??xn也稱為序列，序列的傅立葉變換對(duì)如下所示： ? ? ? ?j t jn TnX x nTee?? ? ?? ??? ? （ 34） 12 ? ? ? ?2 21 j T jn Tx nT X dee? ??????? ? （ 35） 這種信號(hào)的傅立葉變換稱為離散時(shí)間傅立葉變換 離散時(shí)間周期信號(hào) 離散時(shí)間周期信號(hào)的傅立葉變換有時(shí)稱為傅立葉級(jí)數(shù)，但最常被稱為離散傅立葉變換。 從而有限長(zhǎng)序列的傅立葉變換定義為 正變換： ? ? ? ? ? ?10N nkNnX k D F T x n x n W???????? ? 01kN? ? ? （ 36） 反變換： ? ? ? ? ? ?101 N nkNnx n ID F T X k X kN W? ???????? ? 01nN? ? ? （ 37） 其中， 2nk jkn NNWe??? 當(dāng) DFT 的直接計(jì)算時(shí)，且 ??xn為復(fù)數(shù)的話，則計(jì)算 DFT 每一個(gè)值就需要 N 次復(fù)數(shù)乘法和 ? ?1N? 次復(fù)數(shù)加法。如 1024N? 時(shí)運(yùn)算量從 1048576 次減少到 5120 次，運(yùn)算效率提高了 倍，為 DFT 乃至數(shù)字信號(hào)處理技術(shù)的實(shí)際應(yīng)用特別是實(shí)時(shí)處理創(chuàng)造了良好的條件，大大地推動(dòng)了數(shù)字信號(hào)處 理技術(shù)的發(fā)展。 設(shè)： ? ? ? ?1 2x r x r? ? ? ? ?2 21x r x r?? 0,1,..., 12Nr ?? （ ） 設(shè) ? ?1Xk為 ??1xr的 DFT， ? ?2Xk為 ??2xr的 DFT，利用 nkNW的性質(zhì)可得 ??xn的 DFT 運(yùn)算為： ? ? ? ? ? ?? ? ? ?12122kNkNX k X k X kNX k X k X kWW? ???? ??? ? ?? ????? 0,1,..., 12Nk ?? （ 39） 上面式子的運(yùn)算可用下圖的蝶形信號(hào)流圖符號(hào)表示： 圖 時(shí)間抽取算法蝶形運(yùn)算圖 4 點(diǎn) DFT 4 點(diǎn) DFT x(0) x(2) x(4) x(6) x(1) x(3) x(5) x(7)