【正文】 EVENT AND CLK= 39。amp。 END IF 。 WHEN 011 = ROM_DATA = 00111111 。 END ROM 。 ROM 實現(xiàn)源碼 LIBRARY IEEE 。139。 ELSIF (IO_MODE = 39。 SIGNAL RAMTMP : MEM。 ENTITY RAM IS PORT ( DATA_FFT , DATA_IO : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 雖然 xx 老師 工作繁多，但 還是一絲不茍的指導(dǎo)學(xué)生的畢業(yè)設(shè)計，為學(xué)生提供相關(guān)資料。 圖 RAM地址產(chǎn)生單元 控制單元設(shè)計 通過一個有限狀態(tài)機來實現(xiàn)控制器。0139。 (1).ROM 地址產(chǎn)生單元 ROM 地址發(fā)生單元提供 ROM 正確的地址讀取旋轉(zhuǎn)因子，一個旋轉(zhuǎn)因子由 8位實部和 8位虛部組成。如此往復(fù)，直至 8 個時鐘脈沖后，由 ARICTL 的控制，乘法運算過程自動中止?，F(xiàn)介紹由 8位加法器構(gòu)成的以時序邏輯方式設(shè)計的 8 位乘法器，此乘法器具有一定的實用價值。并行進(jìn)位加法器設(shè)有進(jìn)位產(chǎn)生邏輯，運算速度較快；串行進(jìn)位方式是將全加器級聯(lián)構(gòu)成多位加法器。時，將蝶形單元運算結(jié)果寫入 RAM 中，當(dāng) IO_MODE=39。 數(shù) 據(jù)存儲單元 RAM 的實現(xiàn) 雙端口 RAM 用來存儲輸入數(shù)據(jù)及中間運算結(jié)果的單元，每個碟形運算的輸入、輸出數(shù)據(jù)均要經(jīng)過 RAM 的讀寫操作，則 RAM 的讀寫速度對整個 FFT 的處理速度影響較大。 數(shù)字信號處理廣泛采用高速器件和并行處理方式，以提高速度，滿足實時處理要求，研制專用浮點 VLSI信號處理芯片，可提供極大動態(tài)范圍，信號處理器具有編程能力，靈活性極強，以及廣泛采用 EDA技術(shù)進(jìn)行設(shè)計，縮短研發(fā)周期，降低成本。而雷達(dá)、圖像處理的抽樣頻率高，對 DSP系統(tǒng)的處理能力的要求相應(yīng)就很高，高速、實時信號處理是現(xiàn)代信號處理的顯著特點，需要極高的數(shù)據(jù)吞吐率和計算速度。實際運算中先 按自然順序?qū)⑿盘栃蛄写嫒?RAM 中，則需經(jīng)過變址運算得到倒位序的排列，然后實現(xiàn) FFT 算法。 圖 8N? 的時間抽取基 2 FFT算法流圖 當(dāng) 2MN? 的 FFT，共有 M 級蝶形，每級由 2N 個蝶形運算單元，每個蝶形包括一次復(fù)乘、二次復(fù)加，則 M 級運算的運算量為 復(fù)數(shù)乘法：2log22NNMN? ? ? 復(fù)數(shù)加法： 2logN M N N? ? ? 則 FFT 算法與直接 DFT 算法相比運算量大為減少，當(dāng) 1024N? 時， DFT 所需的復(fù)數(shù)乘法運算次數(shù)為： 2 1048576N ? 次，而 FFT 所需的復(fù)數(shù)乘法運算次數(shù)僅為2log 51 202N N??次。有兩類分解：一類是將時間序列 ??xn進(jìn)行逐次分解，稱為按時間抽取算法（ Decimation In Time）；另一類將傅立葉變換序列 ??Xk進(jìn)行分解，稱為按頻率抽取算法（ Decimation In Frenquency）。所以，對于每一個 k值，直接計算 ??Xk就需要 4 2N 次實數(shù)乘法 和 ? ?2 2 1NN? 次實數(shù)加法。離散傅立葉變換本身是一個序列，而不是一個連續(xù)變量的函數(shù)，它相應(yīng)于對信號的傅立葉變換進(jìn)行頻率的等間隔取樣的樣本。用戶首先對所做項目進(jìn)行設(shè)計，明確設(shè)計目的、設(shè)計要求；然后利用原理圖輸入方式或文本輸入方式進(jìn)行設(shè)計輸入；輸入完成后，進(jìn)行編譯，若編譯過程中發(fā)現(xiàn)錯誤，則檢查設(shè)計輸入，修改錯誤，直至沒有錯誤發(fā)生；編譯完成后，就可以進(jìn)行仿真，檢查設(shè)計 是否達(dá)到設(shè)計要求，否則的話，還需重新檢查設(shè)計輸入 。 QuartusⅡ開發(fā)工具支持 Altera 公司主流 FPGA 全部系列。 SO=X。 LIBRARY IEEE。 ENTITY HARF_ADDER IS PORT( A,B: IN STD_LOGIC。 BEGIN U1:H_ADDER PORT MAP(A=AIN,B=BIN,CO=S1,SO=S2)。 END ENTITY F_ADDER。 END art。結(jié)構(gòu)體通常由說明部分和算法部分組成，算法部分通常是一些7 并發(fā)執(zhí)行的語句。 實體 實體類似原理圖中的模塊符號，作為一個設(shè)計實體的組成部分，其功能是對這個設(shè)計實體與外部電路進(jìn)行接口 描述。 VHDL 基本設(shè)計流程 用 VHDL/Verilog HDL 開發(fā) CPLD/FPGA 的完整流程為： （ 1）設(shè)計輸入：用任何文本編輯器都可以。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi) 部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計。利用硬件描 述語言，數(shù)字電路系統(tǒng)的設(shè)計可以自頂向下描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。 FPGA 在超高速應(yīng)用領(lǐng)域和實時測控方面 很有 應(yīng)用前景 ， 在高可靠應(yīng)用領(lǐng)域， 在 設(shè)計得 好的情況下 ， 不 存在類似于 MCU 的復(fù)位不可靠和 PC 程序 跑飛等問題。 FFT 廣泛應(yīng)用在無線通信、語音識別、圖像處理和頻譜分析等領(lǐng)域。 設(shè)備便于集成化、微型化。 經(jīng)過抗混疊濾波器輸出的模擬信號為 X(t)，經(jīng)過 A/D 變換器后輸出的數(shù)字信號為 X(n),經(jīng)過數(shù)字信號處理器處理后輸出的數(shù)字信號為 Y(n),經(jīng)過 D/A變換器后輸出的模擬信號為 Y(t),再用低通濾波器濾除高頻成份輸出平滑的模擬信號。s Cyclone II series FPGA chip EP2C8Q208C8 implement the processor to use Quartus II development software. Key words: Digital signal processing。 FPGA使用可編程的查找表（ Look Up Table,LUT)結(jié)構(gòu)，用靜態(tài)隨機存儲器 SRAM構(gòu)成邏輯函數(shù)發(fā)生器，采用 FPGA技術(shù)可以提高元器件的優(yōu)質(zhì)利用性可以降低設(shè)計風(fēng)險，減少資金投入，縮短研發(fā)周期，且能夠并行處理數(shù)據(jù)，容易實現(xiàn)流水線結(jié)構(gòu)，而且升級簡便，提高了設(shè)計的靈活性，再加上VHDL語言的靈活的描述方法以及與硬件無關(guān)的特點，所有這些都非常適合實現(xiàn)FFT算法，使得使用 VHDL語言基于 FPGA實現(xiàn) FFT成為研究方 向。在不同應(yīng)用場合使用不同性能的 FFT 處理器。FFT 算法； VHDL 語言 II Abstract With the rapid development of digital electronic technology, digital signal processing technology and theory has been widely used in munications, voice processing, image processing, radar signal processing, puter and multimedia and so on. With the development of programmable logic devices, making the scale of electronic design and integration greatly improved. In different applications use different performance FFT processor. FPGA (Field Programmable Gate Array) or field programmable gate array ,it is largescale programmable logic devices. Owing to improvement of FPGA39。對模擬信號進(jìn)行采樣時遵循奈奎斯特采樣定律，采樣頻率 f2 至少應(yīng)大于或等于 2 倍分析信號的最高頻率 f1，即 f2≥f1；否則可能出來因采樣頻率不夠高，模擬信號的高頻信號折疊到低頻段出現(xiàn)“混疊現(xiàn)象”。信息傳輸?shù)陌踩院捅Ｃ苄栽絹碓街匾?，?shù)字信號通信加密處理比模擬信號通信容易得多。 DFT 有很多快速算法，大致可分為 兩類。通過編程可以把一3 個通用的 FPGA 芯片配置成用戶需要的數(shù)字電路 系統(tǒng) ，加快電子產(chǎn)品的研發(fā)周期，降低成本，縮短產(chǎn)品上市時間。 FPGA 解決了電子系統(tǒng)小型化、低功耗、高可靠性等問題，且開發(fā)周期短、芯片價格低，使得 FPGA 占有越來越多的市場。 VHDL 語言簡介 超高速集成電路硬件描述語言 (VHDL， VeryHighSpeed Integrated Circuit Hardware Description Language)，誕生于 1982 年， 1987 年底 VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 VHDL 的優(yōu)點 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 （ 2） VHDL 具有更強的系統(tǒng)硬件描述能力，具有多層次描述系統(tǒng)硬件功能的能力，其描述對象可從系統(tǒng)的數(shù)學(xué)模型直到門級電路。 6 （ 5）時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。 DATA_OUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。EVENT) THEN DATA_OUT=DATA_IN(7 DOWNTO 0)。 USE 。 C:OUT STD_LOGIC)。下面是半加器的 VHDL 數(shù)據(jù)流描述。 END PROCESS。 ARCHITECTURE BEHAVIOR OF HARF_ADDER IS BEGIN PROCESS(A,B) VARIABLE X,Y:STD_LOGIC。主模塊調(diào)用子模塊時采用結(jié)構(gòu)化描述：在一般模塊的設(shè)計時，根據(jù)具體情況，可以用行為級描述，又可以用數(shù)據(jù)流描述。 QuartusⅡ結(jié)合各種系列器件的物理結(jié)構(gòu)，提供了各種的優(yōu)化措施，可以在提高工作速度和資源利用率之間給以平衡，為多數(shù) 設(shè)計提供了解決方案。 連續(xù)時間周期信號 連續(xù)時間周期信號 ??xt 當(dāng)滿足狄里赫利條件時在頻域中得到的 是離散非周期的傅立葉級數(shù)，傅立葉級數(shù)的系數(shù)為 ? ?X jkw ， ? ?X jkw 為離散非周期函數(shù)，??xt 和 ? ?X jkw 組成的變換對如下： ? ? ? ?221T jk w tTX jk w x t dtT e ??? ? （ 33） 離散時間非周期信號 離散時間非周期信號 ??xn也稱為序列，序列的傅立葉變換對如下所示： ? ? ? ?j t jn TnX x nTee?? ? ?? ??? ? （ 34） 12 ? ? ? ?2 21 j T jn Tx nT X dee? ??????? ? （ 35） 這種信號的傅立葉變換稱為離散時間傅立葉變換 離散時間周期信號 離散時間周期信號的傅立葉變換有時稱為傅立葉級數(shù)，但最常被稱為離散傅立葉變換。 從而有限長序列的傅立葉變換定義為 正變換： ? ? ? ? ? ?10N nkNnX k D F T x n x n W???????? ? 01kN? ? ? （ 36） 反變換： ? ? ? ? ? ?101 N nkNnx n ID F T X k X kN W? ???????? ? 01nN? ? ? （ 37） 其中， 2nk jkn NNWe??? 當(dāng) DFT 的直接計算時，且 ??xn為復(fù)數(shù)的話，則計算 DFT 每一個值就需要 N 次復(fù)數(shù)乘法和 ? ?1N? 次復(fù)數(shù)加法。如 1024N? 時運算量從 1048576 次減少到 5120 次，運算效率提高了 倍，為 DFT 乃至數(shù)字信號處理技術(shù)的實際應(yīng)用特別是實時處理創(chuàng)造了良好的條件，大大地推動了數(shù)字信號處 理技術(shù)的發(fā)展。 設(shè)： ? ? ? ?1 2x r x r? ? ? ? ?2 21x r x r?? 0,1,..., 12Nr ?? （ ） 設(shè) ? ?1Xk為 ??1xr的 DFT， ? ?2Xk為 ??2xr的 DFT，利用 nkNW的性質(zhì)可得 ??xn的 DFT 運算為： ? ? ? ? ? ?? ? ? ?12122kNkNX k X k X kNX k X k X kWW? ???? ??? ? ?? ????? 0,1,..., 12Nk ?? （ 39） 上面式子的運算可用下圖的蝶形信號流圖符號表示： 圖 時間抽取算法蝶形運算圖 4 點 DFT 4 點 DFT x(0) x(2) x(4) x(6) x(1) x(3) x(5) x(7)