【正文】 X1(0) X1(1) X1(2) X1(3) X2(0) X2(1) X2(2) X2(3) X(0) X(1) X(2) X(3) X(4) X(5) X(6) X(7) 38W28W18W08W15 圖 8N? 的時間抽取基 4 FFT算法流圖 N 點 DFT 分解為兩個 2N 點的 DFT，從而實現(xiàn)了運算量的減少，再經(jīng)過逐次分解最終分解為 2 點的 DFT，實現(xiàn)了 FFT 運算。 特點 2：倒位序規(guī)律 為了實現(xiàn)同址計算，輸入序列不能按照原來的先后順序存貯，這種輸入數(shù)據(jù)存貯和讀取的順序稱為倒位序。本設計的 FFT處理器硬件由蝶形處理單元、雙端口 RAM、旋轉 因子 ROM、控制器、地址產生 單元構成。 精簡指令集計算機（ Reduced Instruction Set Computer RISC) 精簡指令集計算機是相對于復雜指令系統(tǒng)計算機而言 的，是 80 年代開始發(fā)展起來的新型計算機結構形式。用單片機或 DSP 實現(xiàn)數(shù)字信號處理算法，速度仍然很慢，難以與快速的 A/D 器件匹配，在一些信號處理領域主要追求的目標是速度，實時性的要求非常高，而高速實時數(shù)字信號處理對系統(tǒng)性能要求很高，因此，幾乎所有的通用 DSP 都難以實現(xiàn)這一要求。由于要實現(xiàn) 8 點復數(shù) 8 位數(shù)據(jù)位寬的 FFT，則RAM 的存儲空間為 16*8 bit，從 DATA_IO 端口寫入數(shù)字信號，從 DATA_FFT 端口讀出數(shù)據(jù)參與蝶形單元運算，蝶形單元運算結果也從此端口寫入 RAM 同地址中。 圖 旋轉因子存儲器 ROM 由于 8 點復數(shù)的基 2 FFT，有 4 個旋轉因子，一個復數(shù)分為實部與虛部，則ROM 的容量為 8*8 bit。則多位加法器由 4位二進制并行加法器級聯(lián)構成是較好的折中選擇。當被乘數(shù)加載于 8位右移寄存器 SREG8B 后，隨著每一時鐘節(jié)拍，最低位在前，由低位至高位逐位移出。而若利用備用最高時鐘，即 12 MHz 晶振的 MCS51 單片機的乘法指令，進行8 位乘法運算，僅單指令的運算周期就長達 4 μ s。時， STAGE=39。時， STAGE=39。 25 致 謝 經(jīng)過這段時間的努力 ，本次畢業(yè)設計 基本完成 ， 由于以前接觸單片機較多，首次用 FPGA 來實現(xiàn)數(shù)字信號處理感到有些力不從心， 由于經(jīng)驗的匱乏 和時間短暫 ， 肯定有考慮不周甚至錯誤的地方，以后我會對本設計中還未解決的問題作進一步的研究。 USE 。 RADDRESS: IN STD_LOGIC_VECTOR (3 DOWNTO 0))。) THEN IF (IO_MODE = 39。 END IF 。 END IF。 ENTITY ROM IS PORT ( CLOCK , EN_ROM : IN STD_LOGIC 。) THEN CASE ROMADD IS WHEN 000 = ROM_DATA = 00111111 。 WHEN OTHERS = ROM_DATA = 01000000 。amp。EVENT AND CLK = 39。139。139。 8 位加法器實現(xiàn)源碼 LIBRARY IEEE； USE ； USE ； ENTITY ADDER4B IS 4 位二進制并行加法器 PORT(CIN： IN STD_LOGIC； A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CONT： OUT STD_LOGIC)； END ADDER4B； ARCHITECTURE RTL OF ADDER4B IS SIGNAL SINT： STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA， BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA=39。 WHEN 110 = ROM_DATA = 10111111 。) THEN IF(CLOCK = 39。 USE 。) THEN Q = RAMTMP(CONV_INTEGER (RADDRESS)) 。 END IF 。) THEN IF (WE = 39。 WE , RE : IN STD_LOGIC。 參考文獻 26 [1] 王毅平 .VHDL編程與仿真 .北京：北京郵電出版社， [2] 北京理工大學 ASIC研究所 .VHDL語言 100例詳解 .北京：清華大學出版社， [3] 李雁 .日新月異 EDA技術與 VHDL語言 .計算機世界， [4] 趙忠武 ,陳禾 ,韓月秋 .基于 FPGA的 32位浮點 FFT處理器的設計 . 電訊技術， [5] 劉衛(wèi)新 .實現(xiàn) FFT整序方法的研究 .南京 :南京理工大學， [6] 于效宇 .基于 FPGA的 FFT處理器的實現(xiàn) . 哈爾濱 :哈爾濱理工大學， [7] 何鋒 .VHDL語言中信號設置的不同方式及注意事項 . 半導體技術 , [8] 周海 斌 ,劉剛 .基于 FPGA的高速實時 FFT處理器設計 [J]電子工程師 , [9] 程佩青 .數(shù)字信號處理教程 .北京 :清華大學出版社， [10] 劉凌，胡永生 .數(shù)字信號處理的 FPGA實現(xiàn) .北京 :清華大學出版社， 2020. 36 [11] 譚會生 .EDA技術基礎 .湖南 :湖南大學， [12] 王旭東，靳雁霞 .MATLAB 及其在 FPGA中的應用 .北京 :國防工業(yè)出版社， [13]李晶皎，李景宏，曹陽 .邏輯與數(shù)字系統(tǒng)設計 .北京：清華大學出版社， [14] 戴明禎 .數(shù)字信號處理的硬件實現(xiàn) .北京 :航空工業(yè)出版社， [15] 張丕狀 .基于 VHDL的 CPLD/FPGA開發(fā)與應用 .北京：國防工業(yè)出版社， [16] 周金富 .VHDL與 EDA技術入門速成 .北京 :人發(fā)郵電出版社， 附件： 27 雙端口 RAM 實現(xiàn)源碼 LIBRARY IEEE。有限狀態(tài)機有兩種類型： Mealy 和Moore 型， Mealy 狀態(tài)機的輸出不僅與當前狀態(tài)有關還與輸入有關，而 Moore 狀態(tài)機的輸出只與當前狀態(tài)有關 圖 FFT實現(xiàn)框圖 圖 FFT處理器的 VHDL仿真波形 24 總結 由于 FPGA 在集成度和速度方面的飛速提高， FPGA 內部有豐富的邏輯資源，完全可以在 FPGA 內部設計一個很復雜的數(shù)字系統(tǒng)，則我們面臨的挑戰(zhàn)是 完成復雜電子系統(tǒng)的設計與實現(xiàn) ,即系統(tǒng)級 的設計， 大量的 IO 端口使得對數(shù)字信號進行并行處理十分方便，在內部容易實現(xiàn)流水線。 圖 ROM地址產生單元 (2).級地址產生單元 級地址產生單元提供 ROM 計算到哪級， 8點 FFT 共 3 級，則級地址產生單元為 2 bit 計數(shù)器，每 4個蝶形單元級數(shù)增加 1，當 ADD_CLEAR= 39。且 ROM_IO = 39。 S 7 [7 .. 0 ]S 6 [7 .. 0 ]S 6 (8 )A R I E N DR E G 1 6 BA D D E R 8 BA R I C T LS R E G 8 BA N D A R IT HO U T [ 1 5 . .0 ]B [7 .. 0 ]A [ 7 .. 0 ]S T A R TC L KQ [ 1 5 . .0 ]D [ 8 .. 0 ]C L RC L KGNDS 5 [7 .. 0 ]S 6 [8 .. 0 ]R S T A L LC L K O U TS 5 [7 .. 0 ]S 7 [1 5 .. 8 ]B [7 .. 0 ]A [ 7 .. 0 ] C O U TS [ 7 . .0 ]C IND O U T [7 .. 0 ]D I N [ 7 . .0 ]A B I NQBD I N [ 7 . .0 ]L O A DC L KA R I E N DC L KS T A R TU1U2U3U4U5S2S3S4S 7 [1 5 .. 0 ]S 7 [1 5 .. 8 ]S122 此乘法器的優(yōu)點是節(jié)省芯片資源，它的核心元件只是一個 8位加法器，其運算速度取決于輸入的時鐘頻率。 圖 8位乘法器原理圖 ARICTL 是乘法運算控制電路，它的 STart(可鎖定于引腳 I/O 49)信號的上跳沿與高電平有兩個功能，即 16 位寄存器清零和被乘數(shù) A[7..0]向移位寄存器SREG8B 加載；它的低電平則作為乘法使能信號。則設計加法器時，要在速度和容量之間尋找平衡點。 圖 數(shù)據(jù)存儲單元 RAM 旋轉因子存儲器 ROM 的實現(xiàn) 旋轉因子參與蝶形運算，將旋轉因子預先存儲在內置 ROM 中，容量應為 8點 FFT 所需全部旋轉因子數(shù)據(jù)。 19 通過設計的 RAM 單元實現(xiàn)輸入數(shù)據(jù)以及中間運算結果的存取。結合數(shù)字信號處理目標及 FPGA 的特點，可以用FPGA 來實現(xiàn)這些算法，能夠 在單個器件內完成數(shù)字信號處理。由于這種方式與工廠中的生產流水線十分相似，即稱為流水線方式，在數(shù)字信號處理器中，為了盡量提高數(shù)字信號處理器的性能和數(shù)學運算的并行性，通常有一個獨立的運算單元乘累加運算器。但國內所使用 FPGA實現(xiàn) FFT運算主要局限性是運算點數(shù)偏小，設計缺乏靈活性從而難以擴展，且多基于整數(shù)和定點數(shù)，從而運算精度不高，當然 FPGA也有弱點不擅長復雜的流程控制。 特點 1：同址運算 長度為 N 的序列，將 N 個數(shù)據(jù)送到存儲器后，經(jīng)蝶形運算，其結果為另一列數(shù)據(jù)，它們以蝶形為單位仍存儲在這同一組存儲中，直到最后輸出，中間無需其他存儲器。nkNW 有以下三種性質： 性質 1： nkNW 的周期性 ? ?nk n k NNNWW?? 性質 2： nkNW 的對稱性 ? ?nk nkNNWW? ?? 14 性質 3： nkNW 的可約性 nk mnkN mNWW?， nk nk mN N mWW? 基二算法中，序列 ??xn的長度 N 為 2的整數(shù)次冪，即 2MN? ，其中 M 為正整數(shù)。 直到 1965 年庫利和圖基首次提出了計算 DFT 的一種快速算法，人們開始認識到 DFT 運算的一些內在規(guī)律，發(fā)展和完善了一套高效的運算方法， DFT 的運算在實際中才得到廣泛的應用。 下面討論一下有限長序列的離散傅立葉變換。 根據(jù)信號的連續(xù)性、離散性、周期性、非周期性，傅立葉變換可以分為四種不同的形式，形成四種不同的傅立葉變換對。如綜合工具 Synplify、仿真工具Modelsim 等。 END ARCHITECTURE BEHAVIOR。 SO,CO: OUT STD_LOGIC )。 ARCHITECTURE BEHAVIOR OF HARF_ADDER IS BEGIN PROCESS(A,B) BEGIN SO=A XOR B。 END ARCHITECTURE RTL。 END COMPONENT H_ADDER。 結構描述方式 行為描述方式是描述輸入與輸出的行為，不涉及具體電路的結構，大多數(shù)情況是用數(shù)學建模的手段描述設計實體，下面 VHDL 程序反映了全加器的結構描述。139。其源代碼如下： ENTITY REG8 IS PORT( DATA_IN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 （ 3）邏輯綜合：將源文件調入邏輯綜合軟件進行綜合，即把語言描述的電路轉換成實際可以執(zhí)行的電路。 VHDL 語言支持 top_down 與down_top 設計方法，還支持同步電路、異步電路及隨機電路設計。 5 VHDL 語言在大規(guī)模數(shù)字系統(tǒng)的設計中，是主要的硬件描述語言，它將成為數(shù)字系統(tǒng)設計領域中所有技 術人員必須掌握的一種語言。 硬件描述語言 HDL 具有 20 多年歷史， 20 世紀 80 年代后期， VHDL 和 Verilog HDL 語言適合時代發(fā)展的要求，先后成為 IEEE 標準。 目前 芯片朝著高密度、低壓、低功耗方向 發(fā)展 ： 在 SOC 芯片上可以將微處理器、數(shù)字信號處理器、存儲器、邏輯電路、模擬電路集成在一個芯片上 從而 形成一個完整的系統(tǒng) 。 FPGA