【正文】 X1(0) X1(1) X1(2) X1(3) X2(0) X2(1) X2(2) X2(3) X(0) X(1) X(2) X(3) X(4) X(5) X(6) X(7) 38W28W18W08W15 圖 8N? 的時間抽取基 4 FFT算法流圖 N 點(diǎn) DFT 分解為兩個 2N 點(diǎn)的 DFT，從而實(shí)現(xiàn)了運(yùn)算量的減少，再經(jīng)過逐次分解最終分解為 2 點(diǎn)的 DFT，實(shí)現(xiàn)了 FFT 運(yùn)算。 特點(diǎn) 2：倒位序規(guī)律 為了實(shí)現(xiàn)同址計(jì)算，輸入序列不能按照原來的先后順序存貯，這種輸入數(shù)據(jù)存貯和讀取的順序稱為倒位序。本設(shè)計(jì)的 FFT處理器硬件由蝶形處理單元、雙端口 RAM、旋轉(zhuǎn) 因子 ROM、控制器、地址產(chǎn)生 單元構(gòu)成。 精簡指令集計(jì)算機(jī)（ Reduced Instruction Set Computer RISC) 精簡指令集計(jì)算機(jī)是相對于復(fù)雜指令系統(tǒng)計(jì)算機(jī)而言 的，是 80 年代開始發(fā)展起來的新型計(jì)算機(jī)結(jié)構(gòu)形式。用單片機(jī)或 DSP 實(shí)現(xiàn)數(shù)字信號處理算法，速度仍然很慢，難以與快速的 A/D 器件匹配，在一些信號處理領(lǐng)域主要追求的目標(biāo)是速度，實(shí)時性的要求非常高，而高速實(shí)時數(shù)字信號處理對系統(tǒng)性能要求很高，因此，幾乎所有的通用 DSP 都難以實(shí)現(xiàn)這一要求。由于要實(shí)現(xiàn) 8 點(diǎn)復(fù)數(shù) 8 位數(shù)據(jù)位寬的 FFT，則RAM 的存儲空間為 16*8 bit，從 DATA_IO 端口寫入數(shù)字信號，從 DATA_FFT 端口讀出數(shù)據(jù)參與蝶形單元運(yùn)算，蝶形單元運(yùn)算結(jié)果也從此端口寫入 RAM 同地址中。 圖 旋轉(zhuǎn)因子存儲器 ROM 由于 8 點(diǎn)復(fù)數(shù)的基 2 FFT，有 4 個旋轉(zhuǎn)因子，一個復(fù)數(shù)分為實(shí)部與虛部，則ROM 的容量為 8*8 bit。則多位加法器由 4位二進(jìn)制并行加法器級聯(lián)構(gòu)成是較好的折中選擇。當(dāng)被乘數(shù)加載于 8位右移寄存器 SREG8B 后，隨著每一時鐘節(jié)拍，最低位在前，由低位至高位逐位移出。而若利用備用最高時鐘，即 12 MHz 晶振的 MCS51 單片機(jī)的乘法指令，進(jìn)行8 位乘法運(yùn)算，僅單指令的運(yùn)算周期就長達(dá) 4 μ s。時， STAGE=39。時， STAGE=39。 25 致 謝 經(jīng)過這段時間的努力 ，本次畢業(yè)設(shè)計(jì) 基本完成 ， 由于以前接觸單片機(jī)較多，首次用 FPGA 來實(shí)現(xiàn)數(shù)字信號處理感到有些力不從心， 由于經(jīng)驗(yàn)的匱乏 和時間短暫 ， 肯定有考慮不周甚至錯誤的地方，以后我會對本設(shè)計(jì)中還未解決的問題作進(jìn)一步的研究。 USE 。 RADDRESS: IN STD_LOGIC_VECTOR (3 DOWNTO 0))。) THEN IF (IO_MODE = 39。 END IF 。 END IF。 ENTITY ROM IS PORT ( CLOCK , EN_ROM : IN STD_LOGIC 。) THEN CASE ROMADD IS WHEN 000 = ROM_DATA = 00111111 。 WHEN OTHERS = ROM_DATA = 01000000 。amp。EVENT AND CLK = 39。139。139。 8 位加法器實(shí)現(xiàn)源碼 LIBRARY IEEE； USE ； USE ； ENTITY ADDER4B IS 4 位二進(jìn)制并行加法器 PORT(CIN： IN STD_LOGIC； A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CONT： OUT STD_LOGIC)； END ADDER4B； ARCHITECTURE RTL OF ADDER4B IS SIGNAL SINT： STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA， BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA=39。 WHEN 110 = ROM_DATA = 10111111 。) THEN IF(CLOCK = 39。 USE 。) THEN Q = RAMTMP(CONV_INTEGER (RADDRESS)) 。 END IF 。) THEN IF (WE = 39。 WE , RE : IN STD_LOGIC。 參考文獻(xiàn) 26 [1] 王毅平 .VHDL編程與仿真 .北京：北京郵電出版社， [2] 北京理工大學(xué) ASIC研究所 .VHDL語言 100例詳解 .北京：清華大學(xué)出版社， [3] 李雁 .日新月異 EDA技術(shù)與 VHDL語言 .計(jì)算機(jī)世界， [4] 趙忠武 ,陳禾 ,韓月秋 .基于 FPGA的 32位浮點(diǎn) FFT處理器的設(shè)計(jì) . 電訊技術(shù)， [5] 劉衛(wèi)新 .實(shí)現(xiàn) FFT整序方法的研究 .南京 :南京理工大學(xué)， [6] 于效宇 .基于 FPGA的 FFT處理器的實(shí)現(xiàn) . 哈爾濱 :哈爾濱理工大學(xué)， [7] 何鋒 .VHDL語言中信號設(shè)置的不同方式及注意事項(xiàng) . 半導(dǎo)體技術(shù) , [8] 周海 斌 ,劉剛 .基于 FPGA的高速實(shí)時 FFT處理器設(shè)計(jì) [J]電子工程師 , [9] 程佩青 .數(shù)字信號處理教程 .北京 :清華大學(xué)出版社， [10] 劉凌，胡永生 .數(shù)字信號處理的 FPGA實(shí)現(xiàn) .北京 :清華大學(xué)出版社， 2020. 36 [11] 譚會生 .EDA技術(shù)基礎(chǔ) .湖南 :湖南大學(xué)， [12] 王旭東，靳雁霞 .MATLAB 及其在 FPGA中的應(yīng)用 .北京 :國防工業(yè)出版社， [13]李晶皎，李景宏，曹陽 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5 . .0 ]B [7 .. 0 ]A [ 7 .. 0 ]S T A R TC L KQ [ 1 5 . .0 ]D [ 8 .. 0 ]C L RC L KGNDS 5 [7 .. 0 ]S 6 [8 .. 0 ]R S T A L LC L K O U TS 5 [7 .. 0 ]S 7 [1 5 .. 8 ]B [7 .. 0 ]A [ 7 .. 0 ] C O U TS [ 7 . .0 ]C IND O U T [7 .. 0 ]D I N [ 7 . .0 ]A B I NQBD I N [ 7 . .0 ]L O A DC L KA R I E N DC L KS T A R TU1U2U3U4U5S2S3S4S 7 [1 5 .. 0 ]S 7 [1 5 .. 8 ]S122 此乘法器的優(yōu)點(diǎn)是節(jié)省芯片資源，它的核心元件只是一個 8位加法器，其運(yùn)算速度取決于輸入的時鐘頻率。 圖 8位乘法器原理圖 ARICTL 是乘法運(yùn)算控制電路，它的 STart(可鎖定于引腳 I/O 49)信號的上跳沿與高電平有兩個功能，即 16 位寄存器清零和被乘數(shù) A[7..0]向移位寄存器SREG8B 加載；它的低電平則作為乘法使能信號。則設(shè)計(jì)加法器時，要在速度和容量之間尋找平衡點(diǎn)。 圖 數(shù)據(jù)存儲單元 RAM 旋轉(zhuǎn)因子存儲器 ROM 的實(shí)現(xiàn) 旋轉(zhuǎn)因子參與蝶形運(yùn)算，將旋轉(zhuǎn)因子預(yù)先存儲在內(nèi)置 ROM 中，容量應(yīng)為 8點(diǎn) FFT 所需全部旋轉(zhuǎn)因子數(shù)據(jù)。 19 通過設(shè)計(jì)的 RAM 單元實(shí)現(xiàn)輸入數(shù)據(jù)以及中間運(yùn)算結(jié)果的存取。結(jié)合數(shù)字信號處理目標(biāo)及 FPGA 的特點(diǎn)，可以用FPGA 來實(shí)現(xiàn)這些算法，能夠 在單個器件內(nèi)完成數(shù)字信號處理。由于這種方式與工廠中的生產(chǎn)流水線十分相似，即稱為流水線方式，在數(shù)字信號處理器中，為了盡量提高數(shù)字信號處理器的性能和數(shù)學(xué)運(yùn)算的并行性，通常有一個獨(dú)立的運(yùn)算單元乘累加運(yùn)算器。但國內(nèi)所使用 FPGA實(shí)現(xiàn) FFT運(yùn)算主要局限性是運(yùn)算點(diǎn)數(shù)偏小，設(shè)計(jì)缺乏靈活性從而難以擴(kuò)展，且多基于整數(shù)和定點(diǎn)數(shù)，從而運(yùn)算精度不高，當(dāng)然 FPGA也有弱點(diǎn)不擅長復(fù)雜的流程控制。 特點(diǎn) 1：同址運(yùn)算 長度為 N 的序列，將 N 個數(shù)據(jù)送到存儲器后，經(jīng)蝶形運(yùn)算，其結(jié)果為另一列數(shù)據(jù)，它們以蝶形為單位仍存儲在這同一組存儲中，直到最后輸出，中間無需其他存儲器。nkNW 有以下三種性質(zhì)： 性質(zhì) 1： nkNW 的周期性 ? ?nk n k NNNWW?? 性質(zhì) 2： nkNW 的對稱性 ? ?nk nkNNWW? ?? 14 性質(zhì) 3： nkNW 的可約性 nk mnkN mNWW?， nk nk mN N mWW? 基二算法中，序列 ??xn的長度 N 為 2的整數(shù)次冪，即 2MN? ，其中 M 為正整數(shù)。 直到 1965 年庫利和圖基首次提出了計(jì)算 DFT 的一種快速算法，人們開始認(rèn)識到 DFT 運(yùn)算的一些內(nèi)在規(guī)律，發(fā)展和完善了一套高效的運(yùn)算方法， DFT 的運(yùn)算在實(shí)際中才得到廣泛的應(yīng)用。 下面討論一下有限長序列的離散傅立葉變換。 根據(jù)信號的連續(xù)性、離散性、周期性、非周期性，傅立葉變換可以分為四種不同的形式，形成四種不同的傅立葉變換對。如綜合工具 Synplify、仿真工具M(jìn)odelsim 等。 END ARCHITECTURE BEHAVIOR。 SO,CO: OUT STD_LOGIC )。 ARCHITECTURE BEHAVIOR OF HARF_ADDER IS BEGIN PROCESS(A,B) BEGIN SO=A XOR B。 END ARCHITECTURE RTL。 END COMPONENT H_ADDER。 結(jié)構(gòu)描述方式 行為描述方式是描述輸入與輸出的行為，不涉及具體電路的結(jié)構(gòu)，大多數(shù)情況是用數(shù)學(xué)建模的手段描述設(shè)計(jì)實(shí)體，下面 VHDL 程序反映了全加器的結(jié)構(gòu)描述。139。其源代碼如下： ENTITY REG8 IS PORT( DATA_IN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 （ 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言描述的電路轉(zhuǎn)換成實(shí)際可以執(zhí)行的電路。 VHDL 語言支持 top_down 與down_top 設(shè)計(jì)方法，還支持同步電路、異步電路及隨機(jī)電路設(shè)計(jì)。 5 VHDL 語言在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，是主要的硬件描述語言，它將成為數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中所有技 術(shù)人員必須掌握的一種語言。 硬件描述語言 HDL 具有 20 多年歷史， 20 世紀(jì) 80 年代后期， VHDL 和 Verilog HDL 語言適合時代發(fā)展的要求，先后成為 IEEE 標(biāo)準(zhǔn)。 目前 芯片朝著高密度、低壓、低功耗方向 發(fā)展 ： 在 SOC 芯片上可以將微處理器、數(shù)字信號處理器、存儲器、邏輯電路、模擬電路集成在一個芯片上 從而 形成一個完整的系統(tǒng) 。 FPGA