【正文】 一定范圍內(nèi)才 有實際意義，當(dāng)然采樣頻率也不可能無限高也不需要無限高。 一類是遞歸型算法，是將一維 DFT 轉(zhuǎn)化為容易計算的二維或多維 DFT,分裂基算法、基 基 基 基 16 及任意組合因子等的組合數(shù) FFT 算法，利用 nkNW的周期性 、 對稱性，使長序列的 DFT 分解為更小點數(shù)的 DFT，減少運算量。 4 2 硬件描述語言及 Quartus II 平臺 HDL 概述 硬件描述語言（ Hardware Description Language, HDL）是描述硬件電路的功能、信號連接 關(guān)系及時序關(guān)系的語言。除了含有許多具有硬件特征的語句外， VHDL 語言形式、描述風(fēng)格與句法與一般的計算機高級語言十分相似。 （ 6）編程下載：確認(rèn)仿真無誤后，將文件下載到芯片中。 END IF。 END COMPONENT OR2。 END ARCHITECTURE BEHAVIOR。要描述一個復(fù)雜的系統(tǒng)，很難用單一的描述方法實現(xiàn)，通常三種描述方法混合使用。 離散傅立葉變換算法 聲音圖像等各種信號大都為模擬信號，要用計算機對這些信號進行數(shù)字信號處理，這些信號必須通過采樣量化編碼變成有限長的數(shù)字信號序列。 FFT 算法基本思想 FFT 算法的基本思想：將長度為 N 的序列的離散傅里葉變換逐次分解為較短的離散傅里葉變換，直到兩點的 FFT 為止，使得總的運算次數(shù)比直接計算 DFT運算量少得多，從而提高了運算速度。我們注意到，對于已經(jīng)討論過的 8 點流圖，只需要用三位二進制碼來標(biāo)注整個數(shù)據(jù)。由于其優(yōu)越性大現(xiàn)在普遍被人們接受為新的計算機體系結(jié)構(gòu)原則 。當(dāng) IO_MODE=39。本設(shè)計中的8 位二進制并行加法器即是由兩個 4 位二進制并行加法器級聯(lián)而成的，電路原理圖如下。因此，可以利用此乘法器或相同原理構(gòu)成的更高位乘法器完成一些數(shù)字信號處理方面的運算。0039。 USE 。039。 END PROCESS。 WHEN 001 = ROM_DATA = 00000000 。 A； 將 4 位加數(shù)矢量擴為 5 位，為進位提供空間 BB=39。 THEN 34 IF LOAD = 39。 30 END RTL 。139。139。039。 感謝大學(xué)四年來所有 授課 老師，為我打下 扎實的 專業(yè)知識；最后感謝 信息科學(xué)技術(shù)學(xué)院 和我的母校 xx 大學(xué)四年來對我的 培養(yǎng)。1 時四個蝶形運算依次讀取對應(yīng)旋轉(zhuǎn)因子。此時 REG16B 的輸出值即為最后乘積。隨著位數(shù)的增加，相同位數(shù)的并行加法器與串行加法器 的資源占用差距也越來越大。 將 RAM 內(nèi)置于 FPGA 中不存在驅(qū)動，速度極快，而且控制簡單，使得電子產(chǎn)品體積減小，提高了系統(tǒng)的可靠性。 流水線方式 流水線是把一個重復(fù)的過程分解為若干個子過程，每個子過程可以與其他子過程同時進行。 按時間抽取 FFT 算法的特點 2 點DFT 2 點DFT 2 點DFT 2 點DFT x(0) x(4) x(2) x(6) x(1) x(5) x(3) x(7) X3(0) X3(1) X4(0) X4(1) X5(0) X5(1) X6(0) X6(1) 08W28W08W28W X1(0) X1(1) X1(2) X1(3) X2(0) X2(1) X2(2) X2(3) 38W28W18W08WX(0) X(1) X(2) X(3) X(4) X(5) X(6) X(7) 16 FFT 運算有兩個特點：同址運算和倒位序規(guī)律。當(dāng)N 值很大時直接計算 DFT 計算量特別大。 圖 QuartusⅡ 開發(fā) FPGA流程圖 Altera Quartus Ⅱ 設(shè)計 輸入 編譯 仿真 編程 驗證 11 3 數(shù)字信號處理的理論基礎(chǔ) 傅立葉變換的幾種形式 傅立葉變換是信號分析和處理的有力工具，在以快速傅立葉變換算法為代表的一系列有效算法出現(xiàn)后，傅立葉變換不但在信號處理領(lǐng)域起著支柱作用，而且在其它工程領(lǐng)域也獲得了廣泛的應(yīng)用。 END PROCESS。 END ENTITY HARF_ADDER。 SO,CO: OUT STD_LOGIC)。源代碼如下： ARCHITECTURE art OF REG8 IS BEGIN PROCESS(DATA_IN,CLK) BEGIN IF(CLK=39。 （ 2）功能仿真：將文件調(diào)入 HDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確。流行的 EDA 工具和 VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL 程序綜合成為具體的 FPGA 和 CPLD 等目標(biāo)器件的網(wǎng)表文件已不成問題。 FPGA 優(yōu)勢是開發(fā)周期短，投資風(fēng)險小、產(chǎn)品上市速度快，市場適應(yīng)能力強和硬件升級 容易。 但占用頻帶較寬。 FFT algorithm。1 畢 業(yè) 論 文（設(shè)計） 題 目： 基于 VHDL的快速信號處理器實現(xiàn) 學(xué) 號： xxxxxxxxxxxxxxxxxx 姓 名： xxxxxxxxxxx 年 級： 2020級 學(xué) 院： 信息科學(xué)技術(shù)學(xué)院 系 別： 電子 信息工程 系 專 業(yè)： 電子信息工程 專業(yè) 指導(dǎo)教師： xxxxxxx 完成日期： 20xx年 05 月 05 日 I 摘 要 隨著數(shù)字電子技術(shù)的快速發(fā)展，數(shù)字信號處理技術(shù)及理論廣泛應(yīng)用于通信、語音處理、圖像處理、雷達(dá)信號處理、計算機和多媒體等領(lǐng)域。 VHDL language III 目 錄 1 緒 論 .......................................................... 1 數(shù)字信號處理 簡介 ............................................. 1 FFT 算法簡介 ................................................. 2 FPGA 結(jié)構(gòu)及工作原理 .......................................... 2 1 硬件描述語言及 QuartusⅡ平臺 ................................... 4 HDL 概述 ..................................................... 4 VHDL 語言簡介 ................................................ 4 VHDL 的優(yōu)點 .................................................. 5 VHDL 基本設(shè)計流程 ............................................ 5 VHDL 設(shè)計單元模型 ............................................ 6 VHDL 語言開發(fā)環(huán)境 QuartusⅡ 介紹 ............................... 9 3 數(shù)字信號處理的理論基礎(chǔ) ........................................ 11 傅里葉變換的幾種形式 ........................................ 11 離散傅里葉變換算法 .......................................... 12 FFT 算法基本思想 ............................................ 13 按時間抽取基 2 FFT 算法（庫利 圖基算法） .................... 14 4 用 FPGA 實現(xiàn)數(shù)字信號處理的算法 ................................. 18 數(shù)字信號處理實現(xiàn)方法 ........................................ 18 FFT 算法在 FPGA 中的實現(xiàn) ..................................... 19 數(shù) 據(jù)存儲單元 RAM 的實現(xiàn) .................................... 19 旋轉(zhuǎn)因子存儲器 ROM 的實現(xiàn) .................................. 20 8位加法器設(shè)計 ............................................ 20 8位乘法器設(shè)計 ............................................ 22 地址產(chǎn)生單元 .............................................. 23 控制 單元 設(shè)計 .............................................. 24 IV 總結(jié) ....................................................... 23 致謝 ............................................................ 26 參考文獻 ........................................................ 27 附錄 ............................................................ 28 1 1 緒 論 數(shù)字信號處理簡介 數(shù)字信號處理 (digital signal processing ,DSP)是從 20 世紀(jì) 60 年代隨著信息科學(xué)和計算機科學(xué)的快速發(fā)展而形成的一門新興學(xué)科，它 把信號用數(shù)字或符號表示成序列，通過計算機或通用 (專用 )信號處理設(shè)備，用數(shù)字的數(shù)值計算方法處理 (如濾波、變換、壓縮、增強、估計、識別等 ),達(dá)到提取有用信息的目的，并且在許多應(yīng)用領(lǐng)域逐步代替的模擬信號處理系統(tǒng)。一路模擬電話的頻帶為 4KHz 帶寬，一路數(shù)字電話約占 64KHz，這是模擬通信目前仍有生命力的主要原因，但隨著寬頻帶信道（如光纜）的大量使用，帶寬已經(jīng)不是大問題了。 目前 芯片朝著高密度、低壓、低功耗方向 發(fā)展 ： 在 SOC 芯片上可以將微處理器、數(shù)字信號處理器、存儲器、邏輯電路、模擬電路集成在一個芯片上 從而 形成一個完整的系統(tǒng) 。 5 VHDL 語言在大規(guī)模數(shù)字系統(tǒng)的設(shè)計中，是主要的硬件描述語言，它將成為數(shù)字系統(tǒng)設(shè)計領(lǐng)域中所有技 術(shù)人員必須掌握的一種語言。 （ 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言描述的電路轉(zhuǎn)換成實際可以執(zhí)行的電路。139。 END COMPONENT H_ADDER。 ARCHITECTURE BEHAVIOR OF HARF_ADDER IS BEGIN PROCESS(A,B) BEGIN SO=A XOR B。 END ARCHITECTURE BEHAVIOR。 根據(jù)信號的連續(xù)性、離散性、周期性、非周期性，傅立葉變換可以分為四種不同的形式，形成四種不同的傅立葉變換對。 直到 1965 年庫利和圖基首次提出了計算 DFT 的一種快速算法，人們開始認(rèn)識到 DFT 運算的一些內(nèi)在規(guī)律，發(fā)展和完善了一套高效的運算方法， DFT 的運算在實際中才得到廣泛的應(yīng)用。 特點 1：同址運算 長度為 N 的序列，將 N 個數(shù)據(jù)送到存儲器后，經(jīng)蝶形運算，其結(jié)果為另一列數(shù)據(jù)，它們以蝶形為單位仍存儲在這同一組存儲中，直到最后輸出，中間無需其他存儲器。由于這種方式與工廠中的生產(chǎn)流水線十分相似，即稱為流水線方式，在數(shù)字信號處理器中，為了盡量提高數(shù)字信號處理器的性能和數(shù)學(xué)運算的并行性，通常有一個獨立的運算單元乘累加運算器。 19 通過設(shè)計的 RAM 單元實現(xiàn)輸入數(shù)據(jù)以及中間運算結(jié)果的存取