【正文】 nstitutes a logic function generator,the using of FPGA technology can improve the using of highquality ponents to reduce design risk,reduce capital investment,shorten the development cycle, and the ability to parallel processing of data, easy to implement pipeline easy to upgrade and improve design flexibility,coupled with the VHDL description of a flexible approach and hardwareindependent features,all of which are very suitable for implementation of FFT algorithm,which make it to be a research problem that using VHDL achieves FFT based on FPGA. The hardware structure including FFT butterfly processing unit, data memory RAM, the control module, the twiddle factor memory ROM, address generator. By a 8 point plex, 8bit data bit wide as an example the design and logic synthesis. Using Altera39。 VHDL language III 目 錄 1 緒 論 .......................................................... 1 數(shù)字信號(hào)處理 簡(jiǎn)介 ............................................. 1 FFT 算法簡(jiǎn)介 ................................................. 2 FPGA 結(jié)構(gòu)及工作原理 .......................................... 2 1 硬件描述語(yǔ)言及 QuartusⅡ平臺(tái) ................................... 4 HDL 概述 ..................................................... 4 VHDL 語(yǔ)言簡(jiǎn)介 ................................................ 4 VHDL 的優(yōu)點(diǎn) .................................................. 5 VHDL 基本設(shè)計(jì)流程 ............................................ 5 VHDL 設(shè)計(jì)單元模型 ............................................ 6 VHDL 語(yǔ)言開(kāi)發(fā)環(huán)境 QuartusⅡ 介紹 ............................... 9 3 數(shù)字信號(hào)處理的理論基礎(chǔ) ........................................ 11 傅里葉變換的幾種形式 ........................................ 11 離散傅里葉變換算法 .......................................... 12 FFT 算法基本思想 ............................................ 13 按時(shí)間抽取基 2 FFT 算法（庫(kù)利 圖基算法） .................... 14 4 用 FPGA 實(shí)現(xiàn)數(shù)字信號(hào)處理的算法 ................................. 18 數(shù)字信號(hào)處理實(shí)現(xiàn)方法 ........................................ 18 FFT 算法在 FPGA 中的實(shí)現(xiàn) ..................................... 19 數(shù) 據(jù)存儲(chǔ)單元 RAM 的實(shí)現(xiàn) .................................... 19 旋轉(zhuǎn)因子存儲(chǔ)器 ROM 的實(shí)現(xiàn) .................................. 20 8位加法器設(shè)計(jì) ............................................ 20 8位乘法器設(shè)計(jì) ............................................ 22 地址產(chǎn)生單元 .............................................. 23 控制 單元 設(shè)計(jì) .............................................. 24 IV 總結(jié) ....................................................... 23 致謝 ............................................................ 26 參考文獻(xiàn) ........................................................ 27 附錄 ............................................................ 28 1 1 緒 論 數(shù)字信號(hào)處理簡(jiǎn)介 數(shù)字信號(hào)處理 (digital signal processing ,DSP)是從 20 世紀(jì) 60 年代隨著信息科學(xué)和計(jì)算機(jī)科學(xué)的快速發(fā)展而形成的一門(mén)新興學(xué)科，它 把信號(hào)用數(shù)字或符號(hào)表示成序列，通過(guò)計(jì)算機(jī)或通用 (專(zhuān)用 )信號(hào)處理設(shè)備，用數(shù)字的數(shù)值計(jì)算方法處理 (如濾波、變換、壓縮、增強(qiáng)、估計(jì)、識(shí)別等 ),達(dá)到提取有用信息的目的，并且在許多應(yīng)用領(lǐng)域逐步代替的模擬信號(hào)處理系統(tǒng)。為解決頻率混疊現(xiàn)象，對(duì)模擬信號(hào)采樣前，用低通濾波器濾除高于 1/2 采樣頻率的成份。 在模擬通信中，為了提高信噪比，需要在信號(hào)傳輸過(guò)程中及時(shí)對(duì)誤差的信號(hào)進(jìn)行放大，信號(hào)在傳輸過(guò)程中不可避免地對(duì)疊加上的噪聲也被同時(shí)放大，使得信號(hào)在傳輸?shù)倪^(guò)程中質(zhì)量變得很差。數(shù)字信號(hào)形式和計(jì)算機(jī)所用信號(hào)一致，都是二進(jìn)制代碼，因此便于與計(jì)算機(jī)聯(lián)網(wǎng)，也便于用計(jì)算機(jī)對(duì)數(shù)字信號(hào)進(jìn)行存儲(chǔ)、處理和交換，可使通信網(wǎng)的管 理、維護(hù)實(shí)現(xiàn)自動(dòng)化、智能化。一路模擬電話(huà)的頻帶為 4KHz 帶寬，一路數(shù)字電話(huà)約占 64KHz，這是模擬通信目前仍有生命力的主要原因，但隨著寬頻帶信道（如光纜）的大量使用，帶寬已經(jīng)不是大問(wèn)題了。 另一類(lèi)是將 DFT 轉(zhuǎn)變?yōu)榫矸e，利用計(jì)算卷積的方法計(jì)算 。 FPGA 結(jié)構(gòu)及工作原理 可編程邏輯陣列器件 由用戶(hù)編程實(shí)現(xiàn) 數(shù)字集成電路， 與 ASIC 相比，可編程邏輯陣列器件具有設(shè)計(jì)周期短， 硬件升級(jí)容易 的優(yōu)點(diǎn)。用 FPGA 設(shè)計(jì)數(shù)字電路可以簡(jiǎn)化系統(tǒng)設(shè)計(jì)，提高系統(tǒng)的穩(wěn)定性。 目前 芯片朝著高密度、低壓、低功耗方向 發(fā)展 ： 在 SOC 芯片上可以將微處理器、數(shù)字信號(hào)處理器、存儲(chǔ)器、邏輯電路、模擬電路集成在一個(gè)芯片上 從而 形成一個(gè)完整的系統(tǒng) 。常用的硬件描述語(yǔ)言有 VHDL和 Verilog。 硬件描述語(yǔ)言 HDL 具有 20 多年歷史， 20 世紀(jì) 80 年代后期， VHDL 和 Verilog HDL 語(yǔ)言適合時(shí)代發(fā)展的要求，先后成為 IEEE 標(biāo)準(zhǔn)。 1993 年， IEEE對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL。 5 VHDL 語(yǔ)言在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，是主要的硬件描述語(yǔ)言，它將成為數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中所有技 術(shù)人員必須掌握的一種語(yǔ)言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部和內(nèi)部?jī)蓚€(gè)基本部分，其中外部為可見(jiàn)部分，即系統(tǒng)的端口，而內(nèi)部則是不可視部分，即設(shè)計(jì)實(shí)體的邏輯部分。 VHDL 語(yǔ)言支持 top_down 與down_top 設(shè)計(jì)方法，還支持同步電路、異步電路及隨機(jī)電路設(shè)計(jì)。 （ 4） VHDL 語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。 （ 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語(yǔ)言描述的電路轉(zhuǎn)換成實(shí)際可以執(zhí)行的電路。 VHDL 設(shè)計(jì)單元模型 VHDL 設(shè)計(jì)可由 4 個(gè)分立的設(shè)計(jì)單元組成，這 4個(gè)可編輯的源設(shè)計(jì)單元分別是：實(shí)體（ ENTITY）、結(jié)構(gòu)體（ ARCHITECTURE）、配置（ CONFIGURATION）和程序包（ PACKAGE），下面就實(shí)體和結(jié)構(gòu)體加以說(shuō)明。其源代碼如下： ENTITY REG8 IS PORT( DATA_IN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 圖 8 位寄存器 結(jié)構(gòu)體 結(jié)構(gòu)體定義了硬件設(shè)計(jì)的輸入端口和輸出端口之間的映射關(guān)系，用來(lái)說(shuō)明相應(yīng)的硬件的行為。139。 END PROCESS。 結(jié)構(gòu)描述方式 行為描述方式是描述輸入與輸出的行為，不涉及具體電路的結(jié)構(gòu)，大多數(shù)情況是用數(shù)學(xué)建模的手段描述設(shè)計(jì)實(shí)體，下面 VHDL 程序反映了全加器的結(jié)構(gòu)描述。 SUM,COUT: OUT STD_LOGIC )。 END COMPONENT H_ADDER。 SIGNAL S1,S2,S3:STD_LOGIC。 END ARCHITECTURE RTL。 USE 。 ARCHITECTURE BEHAVIOR OF HARF_ADDER IS BEGIN PROCESS(A,B) BEGIN SO=A XOR B。 9 行為描述方式 行為描述方式是描述輸入與輸出的行為，不涉及具體電路的結(jié)構(gòu)，大多數(shù)情況是用數(shù)學(xué)建模的手段描述設(shè)計(jì)實(shí)體，下面程序描述半加器的行為描述。 SO,CO: OUT STD_LOGIC )。 Y:=A AND B。 END ARCHITECTURE BEHAVIOR。 VHDL 語(yǔ)言開(kāi)發(fā)環(huán)境 QuartusⅡ介紹 10 Altera公司的 CPLD/FPGA設(shè)計(jì)工具軟件 QuartusⅡ是適合單芯片可編程系統(tǒng)(SOPC)的設(shè)計(jì)環(huán)境。如綜合工具 Synplify、仿真工具M(jìn)odelsim 等。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設(shè)計(jì)電路圖或電路描述程序變成基本的邏輯單元寫(xiě)入到可編程的芯片中（如 FPGA 芯片），做成 ASIC 芯片。 根據(jù)信號(hào)的連續(xù)性、離散性、周期性、非周期性，傅立葉變換可以分為四種不同的形式，形成四種不同的傅立葉變換對(duì)。 對(duì)于有限長(zhǎng)序列，可以得出另外一種傅立葉變換，稱(chēng)為離散傅立葉變換(DFT)。 下面討論一下有限長(zhǎng)序列的離散傅立葉變換。每個(gè)復(fù)數(shù)乘法需要 4 次實(shí)數(shù)乘法和 2 次實(shí)數(shù)加法。 直到 1965 年庫(kù)利和圖基首次提出了計(jì)算 DFT 的一種快速算法，人們開(kāi)始認(rèn)識(shí)到 DFT 運(yùn)算的一些內(nèi)在規(guī)律，發(fā)展和完善了一套高效的運(yùn)算方法， DFT 的運(yùn)算在實(shí)際中才得到廣泛的應(yīng)用。 快速傅立葉變換就是利用 nkNW 的特性，逐步地將 N 點(diǎn)序列分解成較短的序列，計(jì)算短序列的 DFT，然后組合成原序列的 DFT，使運(yùn)算量明顯減少。nkNW 有以下三種性質(zhì)： 性質(zhì) 1： nkNW 的周期性 ? ?nk n k NNNWW?? 性質(zhì) 2： nkNW 的對(duì)稱(chēng)性 ? ?nk nkNNWW? ?? 14 性質(zhì) 3： nkNW 的可約性 nk mnkN mNWW?， nk nk mN N mWW? 基二算法中，序列 ??xn的長(zhǎng)度 N 為 2的整數(shù)次冪，即 2MN? ，其中 M 為正整數(shù)。下面給出 8N? 時(shí)的按時(shí)間抽取 FFT 流圖。 特點(diǎn) 1：同址運(yùn)算 長(zhǎng)度為 N 的序列，將 N 個(gè)數(shù)據(jù)送到存儲(chǔ)器后，經(jīng)蝶形運(yùn)算，其結(jié)果為另一列數(shù)據(jù)，它們以蝶形為單位仍存儲(chǔ)在這同一組存儲(chǔ)中，直到最后輸出，中間無(wú)需其他存儲(chǔ)器。 若 2 1 0( , , )n n n 為序列 ??xn中標(biāo)號(hào)的二進(jìn)制表示，則序列值 ? ?2 1 0,x n n n 存放在數(shù)列 ? ?0 0 1 2,X n n n 的位置上。但國(guó)內(nèi)所使用 FPGA實(shí)現(xiàn) FFT運(yùn)算主要局限性是運(yùn)算點(diǎn)數(shù)偏小，設(shè)計(jì)缺乏靈活性從而難以擴(kuò)展，且多基于整數(shù)和定點(diǎn)數(shù)，從而運(yùn)算精度不高，當(dāng)然 FPGA也有弱點(diǎn)不擅長(zhǎng)復(fù)雜的流程控制。如語(yǔ)音處理系統(tǒng)抽樣頻率低，對(duì) DSP系統(tǒng)的處理速度要求相應(yīng)也較低。由于這種方式與工廠中的生產(chǎn)流水線(xiàn)十分相似，即稱(chēng)為流水線(xiàn)方式