【正文】 nstitutes a logic function generator,the using of FPGA technology can improve the using of highquality ponents to reduce design risk,reduce capital investment,shorten the development cycle, and the ability to parallel processing of data, easy to implement pipeline easy to upgrade and improve design flexibility,coupled with the VHDL description of a flexible approach and hardwareindependent features,all of which are very suitable for implementation of FFT algorithm,which make it to be a research problem that using VHDL achieves FFT based on FPGA. The hardware structure including FFT butterfly processing unit, data memory RAM, the control module, the twiddle factor memory ROM, address generator. By a 8 point plex, 8bit data bit wide as an example the design and logic synthesis. Using Altera39。 VHDL language III 目 錄 1 緒 論 .......................................................... 1 數(shù)字信號處理 簡介 ............................................. 1 FFT 算法簡介 ................................................. 2 FPGA 結構及工作原理 .......................................... 2 1 硬件描述語言及 QuartusⅡ平臺 ................................... 4 HDL 概述 ..................................................... 4 VHDL 語言簡介 ................................................ 4 VHDL 的優(yōu)點 .................................................. 5 VHDL 基本設計流程 ............................................ 5 VHDL 設計單元模型 ............................................ 6 VHDL 語言開發(fā)環(huán)境 QuartusⅡ 介紹 ............................... 9 3 數(shù)字信號處理的理論基礎 ........................................ 11 傅里葉變換的幾種形式 ........................................ 11 離散傅里葉變換算法 .......................................... 12 FFT 算法基本思想 ............................................ 13 按時間抽取基 2 FFT 算法（庫利 圖基算法） .................... 14 4 用 FPGA 實現(xiàn)數(shù)字信號處理的算法 ................................. 18 數(shù)字信號處理實現(xiàn)方法 ........................................ 18 FFT 算法在 FPGA 中的實現(xiàn) ..................................... 19 數(shù) 據(jù)存儲單元 RAM 的實現(xiàn) .................................... 19 旋轉因子存儲器 ROM 的實現(xiàn) .................................. 20 8位加法器設計 ............................................ 20 8位乘法器設計 ............................................ 22 地址產(chǎn)生單元 .............................................. 23 控制 單元 設計 .............................................. 24 IV 總結 ....................................................... 23 致謝 ............................................................ 26 參考文獻 ........................................................ 27 附錄 ............................................................ 28 1 1 緒 論 數(shù)字信號處理簡介 數(shù)字信號處理 (digital signal processing ,DSP)是從 20 世紀 60 年代隨著信息科學和計算機科學的快速發(fā)展而形成的一門新興學科，它 把信號用數(shù)字或符號表示成序列，通過計算機或通用 (專用 )信號處理設備，用數(shù)字的數(shù)值計算方法處理 (如濾波、變換、壓縮、增強、估計、識別等 ),達到提取有用信息的目的，并且在許多應用領域逐步代替的模擬信號處理系統(tǒng)。為解決頻率混疊現(xiàn)象，對模擬信號采樣前，用低通濾波器濾除高于 1/2 采樣頻率的成份。 在模擬通信中，為了提高信噪比，需要在信號傳輸過程中及時對誤差的信號進行放大，信號在傳輸過程中不可避免地對疊加上的噪聲也被同時放大，使得信號在傳輸?shù)倪^程中質(zhì)量變得很差。數(shù)字信號形式和計算機所用信號一致，都是二進制代碼，因此便于與計算機聯(lián)網(wǎng)，也便于用計算機對數(shù)字信號進行存儲、處理和交換，可使通信網(wǎng)的管 理、維護實現(xiàn)自動化、智能化。一路模擬電話的頻帶為 4KHz 帶寬，一路數(shù)字電話約占 64KHz，這是模擬通信目前仍有生命力的主要原因，但隨著寬頻帶信道（如光纜）的大量使用，帶寬已經(jīng)不是大問題了。 另一類是將 DFT 轉變?yōu)榫矸e，利用計算卷積的方法計算 。 FPGA 結構及工作原理 可編程邏輯陣列器件 由用戶編程實現(xiàn) 數(shù)字集成電路， 與 ASIC 相比，可編程邏輯陣列器件具有設計周期短， 硬件升級容易 的優(yōu)點。用 FPGA 設計數(shù)字電路可以簡化系統(tǒng)設計，提高系統(tǒng)的穩(wěn)定性。 目前 芯片朝著高密度、低壓、低功耗方向 發(fā)展 ： 在 SOC 芯片上可以將微處理器、數(shù)字信號處理器、存儲器、邏輯電路、模擬電路集成在一個芯片上 從而 形成一個完整的系統(tǒng) 。常用的硬件描述語言有 VHDL和 Verilog。 硬件描述語言 HDL 具有 20 多年歷史， 20 世紀 80 年代后期， VHDL 和 Verilog HDL 語言適合時代發(fā)展的要求，先后成為 IEEE 標準。 1993 年， IEEE對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL。 5 VHDL 語言在大規(guī)模數(shù)字系統(tǒng)的設計中，是主要的硬件描述語言，它將成為數(shù)字系統(tǒng)設計領域中所有技 術人員必須掌握的一種語言。 VHDL 的程序結構特點是將一項設計實體（可以是一個元件、一個電路模塊或一個系統(tǒng)）分成外部和內(nèi)部兩個基本部分，其中外部為可見部分，即系統(tǒng)的端口，而內(nèi)部則是不可視部分，即設計實體的邏輯部分。 VHDL 語言支持 top_down 與down_top 設計方法，還支持同步電路、異步電路及隨機電路設計。 （ 4） VHDL 語言標準、規(guī)范，易于共享和復用。 （ 3）邏輯綜合：將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言描述的電路轉換成實際可以執(zhí)行的電路。 VHDL 設計單元模型 VHDL 設計可由 4 個分立的設計單元組成，這 4個可編輯的源設計單元分別是：實體（ ENTITY）、結構體（ ARCHITECTURE）、配置（ CONFIGURATION）和程序包（ PACKAGE），下面就實體和結構體加以說明。其源代碼如下： ENTITY REG8 IS PORT( DATA_IN : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 圖 8 位寄存器 結構體 結構體定義了硬件設計的輸入端口和輸出端口之間的映射關系，用來說明相應的硬件的行為。139。 END PROCESS。 結構描述方式 行為描述方式是描述輸入與輸出的行為，不涉及具體電路的結構，大多數(shù)情況是用數(shù)學建模的手段描述設計實體，下面 VHDL 程序反映了全加器的結構描述。 SUM,COUT: OUT STD_LOGIC )。 END COMPONENT H_ADDER。 SIGNAL S1,S2,S3:STD_LOGIC。 END ARCHITECTURE RTL。 USE 。 ARCHITECTURE BEHAVIOR OF HARF_ADDER IS BEGIN PROCESS(A,B) BEGIN SO=A XOR B。 9 行為描述方式 行為描述方式是描述輸入與輸出的行為，不涉及具體電路的結構，大多數(shù)情況是用數(shù)學建模的手段描述設計實體，下面程序描述半加器的行為描述。 SO,CO: OUT STD_LOGIC )。 Y:=A AND B。 END ARCHITECTURE BEHAVIOR。 VHDL 語言開發(fā)環(huán)境 QuartusⅡ介紹 10 Altera公司的 CPLD/FPGA設計工具軟件 QuartusⅡ是適合單芯片可編程系統(tǒng)(SOPC)的設計環(huán)境。如綜合工具 Synplify、仿真工具Modelsim 等。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中（如 FPGA 芯片），做成 ASIC 芯片。 根據(jù)信號的連續(xù)性、離散性、周期性、非周期性，傅立葉變換可以分為四種不同的形式，形成四種不同的傅立葉變換對。 對于有限長序列，可以得出另外一種傅立葉變換，稱為離散傅立葉變換(DFT)。 下面討論一下有限長序列的離散傅立葉變換。每個復數(shù)乘法需要 4 次實數(shù)乘法和 2 次實數(shù)加法。 直到 1965 年庫利和圖基首次提出了計算 DFT 的一種快速算法，人們開始認識到 DFT 運算的一些內(nèi)在規(guī)律，發(fā)展和完善了一套高效的運算方法， DFT 的運算在實際中才得到廣泛的應用。 快速傅立葉變換就是利用 nkNW 的特性，逐步地將 N 點序列分解成較短的序列，計算短序列的 DFT，然后組合成原序列的 DFT，使運算量明顯減少。nkNW 有以下三種性質(zhì)： 性質(zhì) 1： nkNW 的周期性 ? ?nk n k NNNWW?? 性質(zhì) 2： nkNW 的對稱性 ? ?nk nkNNWW? ?? 14 性質(zhì) 3： nkNW 的可約性 nk mnkN mNWW?， nk nk mN N mWW? 基二算法中，序列 ??xn的長度 N 為 2的整數(shù)次冪，即 2MN? ，其中 M 為正整數(shù)。下面給出 8N? 時的按時間抽取 FFT 流圖。 特點 1：同址運算 長度為 N 的序列，將 N 個數(shù)據(jù)送到存儲器后，經(jīng)蝶形運算，其結果為另一列數(shù)據(jù)，它們以蝶形為單位仍存儲在這同一組存儲中，直到最后輸出，中間無需其他存儲器。 若 2 1 0( , , )n n n 為序列 ??xn中標號的二進制表示，則序列值 ? ?2 1 0,x n n n 存放在數(shù)列 ? ?0 0 1 2,X n n n 的位置上。但國內(nèi)所使用 FPGA實現(xiàn) FFT運算主要局限性是運算點數(shù)偏小，設計缺乏靈活性從而難以擴展，且多基于整數(shù)和定點數(shù)，從而運算精度不高，當然 FPGA也有弱點不擅長復雜的流程控制。如語音處理系統(tǒng)抽樣頻率低，對 DSP系統(tǒng)的處理速度要求相應也較低。由于這種方式與工廠中的生產(chǎn)流水線十分相似，即稱為流水線方式