【正文】 t T A 圖 1 2 1 9 三角波 圖 5 三角波采樣圖 2 VHDL 實現(xiàn) 具體源程序見附錄。 f ( t ) A t 0 . 5 T A T圖 1 2 1 8 ( c ) 矩形波三 （ 2） VHDL 實現(xiàn) 1．正弦信號波形數(shù)據(jù)文件建立 正弦波波形數(shù)據(jù)由 64 個點構(gòu)成，此數(shù)據(jù)經(jīng) DAC0832，可在示波器上觀察到正弦波形。以下介紹各種常用周期信號的傅立葉函數(shù)展開式。此信號發(fā)生器的特點及功能集成度高，因采取整體模塊式設計，在此也考慮到實際應用中，萬一 FPGA 的邏輯門數(shù)量不夠，特準備了一套備用方案。這種方法在軟、硬件電路設計上都簡單，且與我們的設計思路緊密結(jié)合。 方案三 采用 VHDL 語言來編程，然后下載文件到 FPGA 來實現(xiàn)。但鑒于 DDS 的占用 RAM 空間較大，我們設計是采用 FPGA10K10 器件，總共只有一萬門的邏輯門數(shù)量，而整個 DDS 設計下來，大概最少會占用 34 萬門的數(shù)量，所以在性價比方面不合理，這樣也使得我們的設計會有些不切實際。幅度可調(diào)功能由于比較簡單，可以在 FPGA 外部利用硬件電路實現(xiàn)。 設計思想 利用 VHDL 編程，依據(jù)基本數(shù)字電路模塊原理進行整合。在設計領域，不管采用什么技術(shù)生產(chǎn)，生產(chǎn)的產(chǎn)品用在哪里，其產(chǎn)品設計的宗旨都是離不開以下幾點：實用性高、成本低、可升級、功能完善可擴展等！使用專用的數(shù)字電路設計的信號發(fā)生器，設備成本高、使用復雜。 EDA 工具會自動檢查語法； EDA 工具對設計文件進行編譯，進行邏輯綜合、優(yōu)化，并針對器件進行映 射、布局、布線，產(chǎn)生相應的適配文件； EDA 軟件將適配文件配置到相應的 CPLD／ FPGA 器件中，使其能夠?qū)崿F(xiàn)預期的功能。 VHDL 是一種新興的程序設計語言，使用 VHDL進行設計其性能總是比常規(guī)使用 CPU或者 MCU的程序設計語言在性能上要高好幾個數(shù)量級。設計工作從行為、功能級開始，并向著設計的高層次發(fā)展。 FPGA/CPLD(Complex Programmable Logic Device)所具有的靜態(tài)可重復編程和動態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來修改，這樣就極大地提高了電子系統(tǒng)設計的靈活性和通用性，縮短了產(chǎn)品的上市時間并降低可電子系統(tǒng)的開發(fā)成本，且可以毫不夸張地講，F(xiàn)PGA/CPLD 能完成任何數(shù)字器件的功能，從簡單的 74 電路到高性能的 CPU。 14 設計及仿真調(diào)試使用設備 6 波形產(chǎn)生模塊 5 第 3 章 軟件設計 6 第 1 章 前言 VHDL language. 目錄 摘要 s design pletes may applies when the number system development either the experiment makes the signal generating device which the input pulse signal or the reference pulse signal use, it has the structure to be pact, the stable property, the design structure is flexible, facilitates carries on the multipurpose binations the characteristics, the economy is practical, the cost is inexpensive. Has produces three kind of basic waveform pulse signal (sine wave, rectangular wave and triangular wave), as well as three times (and below three times) overtone and fundamental wave linear bination pulse waveform output, and single pulse output pulse width and continual pulse output frequency adjustable, the scope from 100HZ to 1kHZ, stepbysteps is 100HZ。 5 摘要 本次設計課題為應用 VHDL 語言及 MAX+PLUS II 軟件提供的原理圖輸入設計功能，結(jié)合電子線路的設計加以完成一個可應用于數(shù)字系統(tǒng)開發(fā)或?qū)嶒灂r做輸入脈沖信號或基準脈沖信號用的信號發(fā)生器，它具結(jié)構(gòu)緊湊 ，性能穩(wěn)定，設計結(jié)構(gòu)靈活，方便進行多功能組合的特點，經(jīng)濟實用，成本低廉。 三、 任務和要求 設計一個 基于 VHDL 信號發(fā)生器 ，要求： 設計出硬件電路； 設計出軟件編程方法，并寫出源代碼； 用 MAXPLUS 軟件進行仿真； 論文格式要符合學院的統(tǒng)一規(guī)定，結(jié)構(gòu)要合符邏輯，表達 要得體。 1 課程設計 (論文 ) 題 目 名 稱 基于 VHDL 信號發(fā)生器的設計 課 程 名 稱 電子系統(tǒng)設計 學 生 姓 名 學 號 0741227283 系 、 專 業(yè) 信息工程系、 07 電子信息工程 指 導 教 師 2020 年 11 月 18 日 2 邵陽學院 課程 設計（論文）任務書 年級 專業(yè) 07 電子信息工程 學生姓名 學 號 0741227283 題 目 名稱 基于 VHDL 信號發(fā)生器的設計 設計時間 至 課程名稱 電子系統(tǒng)設計 課程編號 設計地點 校內(nèi) 一、 課程設計（論文） 目的 通過查資料、選方案、設計電路、編寫程序，調(diào)試程序和撰寫設計報告等方式使學生得到一次較全面的開發(fā)設計訓練。 注： 1． 此表由指導教師填寫，經(jīng) 系、 教研室審批 ， 指導教師 、 學生 簽字后 生效； 2． 此表 1 式 3 份，學生、指導教師、教研室各 1 份。具有產(chǎn)生三種基本波形脈沖信號（正弦波、矩形波和三角波），以及三次（及三次以下）諧波與基波的線性組合脈沖波形輸出，且單脈沖輸出脈寬及連續(xù)脈沖輸出頻率可調(diào)，范圍從 100HZ 到 1kHZ,步進為 100HZ；幅度可調(diào)，從 0 到 5 伏，步進為 。 Scope adjustable, from 0 to 5 volts, stepbysteps is . Key words: Signal generating device。 5 ABSTRACT 3 總體設計思路 6 頻率控制模塊 11 幅度控制電路 12 FPGA 器件引腳分配 14 調(diào)試結(jié)果 它的影響毫不亞于 20 世紀 70 年代單片機的發(fā)明和使用。這樣就出現(xiàn)了第三代 EDA 系統(tǒng)，其特點是高層次設計的自動化。這就是說，在傳統(tǒng)上使用軟件語言的地 方， VHDL 語言作為一種新的實現(xiàn)方式會應用得越來越廣泛。 信號發(fā)生器是數(shù)字設備運行工作中必不可少的一部分，沒有良好的脈沖信號源，最終就會導致系統(tǒng)不能夠正常工作，更不必談什么實現(xiàn)其它功能了。基于以上考慮，在中小型數(shù)字電路的設計和測試中，迫切需要設計一種小型易用成本