【正文】 ，因此體積小、功耗低。信息傳輸?shù)陌踩院捅Ｃ苄栽絹碓街匾瑪?shù)字信號通信加密處理比模擬信號通信容易得多。 圖 數(shù)字信號處理系統(tǒng)的簡單方框圖 數(shù)字信號與模擬信號的比較： 時(shí)間和幅度上都是連續(xù)的信號稱為模擬信號，時(shí)間和幅度上都是離 散的信號稱為數(shù)字信號。對模擬信號進(jìn)行采樣時(shí)遵循奈奎斯特采樣定律，采樣頻率 f2 至少應(yīng)大于或等于 2 倍分析信號的最高頻率 f1，即 f2≥f1；否則可能出來因采樣頻率不夠高，模擬信號的高頻信號折疊到低頻段出現(xiàn)“混疊現(xiàn)象”。 FPGA。FFT 算法； VHDL 語言 II Abstract With the rapid development of digital electronic technology, digital signal processing technology and theory has been widely used in munications, voice processing, image processing, radar signal processing, puter and multimedia and so on. With the development of programmable logic devices, making the scale of electronic design and integration greatly improved. In different applications use different performance FFT processor. FPGA (Field Programmable Gate Array) or field programmable gate array ,it is largescale programmable logic devices. Owing to improvement of FPGA39。 FFT 的硬件結(jié)構(gòu)主要包括蝶形處理單元、數(shù)據(jù)存儲器 RAM、控制模塊、旋轉(zhuǎn)因子存儲器 ROM、地址發(fā)生器。在不同應(yīng)用場合使用不同性能的 FFT 處理器。隨著可編程邏輯器的發(fā)展，使得電子設(shè)計(jì)的規(guī)模和集成度大幅度提高。 FPGA使用可編程的查找表（ Look Up Table,LUT)結(jié)構(gòu)，用靜態(tài)隨機(jī)存儲器 SRAM構(gòu)成邏輯函數(shù)發(fā)生器，采用 FPGA技術(shù)可以提高元器件的優(yōu)質(zhì)利用性可以降低設(shè)計(jì)風(fēng)險(xiǎn)，減少資金投入，縮短研發(fā)周期，且能夠并行處理數(shù)據(jù)，容易實(shí)現(xiàn)流水線結(jié)構(gòu)，而且升級簡便，提高了設(shè)計(jì)的靈活性，再加上VHDL語言的靈活的描述方法以及與硬件無關(guān)的特點(diǎn)，所有這些都非常適合實(shí)現(xiàn)FFT算法，使得使用 VHDL語言基于 FPGA實(shí)現(xiàn) FFT成為研究方 向。 關(guān)鍵詞 ： 數(shù)字信號處理； FPGA。s Cyclone II series FPGA chip EP2C8Q208C8 implement the processor to use Quartus II development software. Key words: Digital signal processing。 圖 所表示的是模擬信號數(shù)字處理系統(tǒng)的方框圖，抗混疊濾波器是一個(gè)低通濾波器。 經(jīng)過抗混疊濾波器輸出的模擬信號為 X(t)，經(jīng)過 A/D 變換器后輸出的數(shù)字信號為 X(n),經(jīng)過數(shù)字信號處理器處理后輸出的數(shù)字信號為 Y(n),經(jīng)過 D/A變換器后輸出的模擬信號為 Y(t),再用低通濾波器濾除高頻成份輸出平滑的模擬信號。 抗混疊 濾波器 A/D 變換 器 數(shù)字信號處理器 D/A 變換器 低通 濾波器 2 便于加密處理。 設(shè)備便于集成化、微型化。 FFT 算法簡介 快速傅里葉變換并不是一種新的變換，而是離散傅里葉變換 (DFT)的一種快速算法。 FFT 廣泛應(yīng)用在無線通信、語音識別、圖像處理和頻譜分析等領(lǐng)域。 現(xiàn)場可編程門陣列 FPGA 是新型高密度可編程邏輯器件。 FPGA 在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測控方面 很有 應(yīng)用前景 ， 在高可靠應(yīng)用領(lǐng)域， 在 設(shè)計(jì)得 好的情況下 ， 不 存在類似于 MCU 的復(fù)位不可靠和 PC 程序 跑飛等問題。 如果將 IP 核集成到 SOC 芯片上則會提高 SOC 芯片的靈活性與有效性，縮短設(shè)計(jì)周期。利用硬件描 述語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以自頂向下描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。就 FPGA/CPLD 開發(fā)而言，VHDL 語言是最常用和流行的硬件描述語言之一，一般 VHDL 語言 應(yīng)用在教學(xué)中較多， Verilog 應(yīng)用在工業(yè)生產(chǎn)中較多，在數(shù)字信號處理的 FPGA 設(shè)計(jì)中得到了廣泛的使用。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。 VHDL 和可編程邏輯器件的結(jié)合成為一種強(qiáng)有力的設(shè)計(jì)方式，使產(chǎn)品上市周期明顯縮短。在對一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi) 部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。目前多數(shù) EDA工具均支持 VHDL 語言。 VHDL 基本設(shè)計(jì)流程 用 VHDL/Verilog HDL 開發(fā) CPLD/FPGA 的完整流程為： （ 1）設(shè)計(jì)輸入：用任何文本編輯器都可以。 （ 4）布局布線：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到 CPLD/FPGA 內(nèi)。 實(shí)體 實(shí)體類似原理圖中的模塊符號，作為一個(gè)設(shè)計(jì)實(shí)體的組成部分，其功能是對這個(gè)設(shè)計(jì)實(shí)體與外部電路進(jìn)行接口 描述。 CLK : IN STD_LOGIC。結(jié)構(gòu)體通常由說明部分和算法部分組成，算法部分通常是一些7 并發(fā)執(zhí)行的語句。 AND CLK39。 END art。 LIBRARY IEEE。 END ENTITY F_ADDER。 8 COMPONENT OR2 IS PORT(A,B:IN STD_LOGIC。 BEGIN U1:H_ADDER PORT MAP(A=AIN,B=BIN,CO=S1,SO=S2)。 數(shù)據(jù)流描述方式 數(shù)據(jù)流描述反映一個(gè)設(shè)計(jì)中數(shù)據(jù)從輸入到輸出的流向，使用并發(fā)語句描述。 ENTITY HARF_ADDER IS PORT( A,B: IN STD_LOGIC。 CO=A AND B。 LIBRARY IEEE。 END ENTITY HARF_ADDER。 SO=X。 在一個(gè)系統(tǒng)中三種描述風(fēng)格有可能都會用到。 QuartusⅡ開發(fā)工具支持 Altera 公司主流 FPGA 全部系列。 使用 QuartusⅡ的設(shè)計(jì)者可以不精通器件內(nèi)部結(jié)構(gòu)，可以使用自己熟悉的設(shè)計(jì)工具建立設(shè)計(jì)， QuartusⅡ把這些設(shè)計(jì)自動(dòng)轉(zhuǎn)換成最終需要的格式。用戶首先對所做項(xiàng)目進(jìn)行設(shè)計(jì)，明確設(shè)計(jì)目的、設(shè)計(jì)要求；然后利用原理圖輸入方式或文本輸入方式進(jìn)行設(shè)計(jì)輸入；輸入完成后，進(jìn)行編譯，若編譯過程中發(fā)現(xiàn)錯(cuò)誤，則檢查設(shè)計(jì)輸入，修改錯(cuò)誤，直至沒有錯(cuò)誤發(fā)生；編譯完成后，就可以進(jìn)行仿真，檢查設(shè)計(jì) 是否達(dá)到設(shè)計(jì)要求，否則的話，還需重新檢查設(shè)計(jì)輸入 。 連續(xù)時(shí)間非周期信號 連續(xù)時(shí)間非周期信號 ??xt 在頻域中得到的是連續(xù)非周期的頻譜密度函數(shù)? ?X jw ，傅立葉變換對如下： ? ? ? ? jw tX jw x t dte?? ???? ? （ 31） ? ? ? ?12 jw tx t X jw d we?????? ? （ 32） 這種類型信號的典型信號有指數(shù)衰減信號和高斯信號，這種類型信號的變換就稱為傅立葉變換。離散傅立葉變換本身是一個(gè)序列，而不是一個(gè)連續(xù)變量的函數(shù)，它相應(yīng)于對信號的傅立葉變換進(jìn)行頻率的等間隔取樣的樣本。 設(shè)有限長序列 ??xn的長度為 N，即可以看成是周期為 N 的周期序列。所以，對于每一個(gè) k值，直接計(jì)算 ??Xk就需要 4 2N 次實(shí)數(shù)乘法 和 ? ?2 2 1NN? 次實(shí)數(shù)加法。 FFT 使復(fù)數(shù)乘法的次數(shù)從 2N 次減少到了 logNN次。有兩類分解：一類是將時(shí)間序列 ??xn進(jìn)行逐次分解，稱為按時(shí)間抽取算法（ Decimation In Time）；另一類將傅立葉變換序列 ??Xk進(jìn)行分解，稱為按頻率抽取算法（ Decimation In Frenquency）。最初通過將 ??Xn分解為奇數(shù)項(xiàng)序列和偶數(shù)項(xiàng)序列的形式使 FFT 運(yùn)算分為兩組。 圖 8N? 的時(shí)間抽取基 2 FFT算法流圖 當(dāng) 2MN? 的 FFT，共有 M 級蝶形，每級由 2N 個(gè)蝶形運(yùn)算單元，每個(gè)蝶形包括一次復(fù)乘、二次復(fù)加，則 M 級運(yùn)算的運(yùn)算量為 復(fù)數(shù)乘法：2log22NNMN? ? ? 復(fù)數(shù)加法： 2logN M N N? ? ? 則 FFT 算法與直接 DFT 算法相比運(yùn)算量大為減少，當(dāng) 1024N? 時(shí)， DFT 所需的復(fù)數(shù)乘法運(yùn)算次數(shù)為： 2 1048576N ? 次，而 FFT 所需的復(fù)數(shù)乘法運(yùn)算次數(shù)僅為2log 51 202N N??次。采用同址運(yùn)算只需 N 個(gè)存儲單元，大大節(jié)省了存儲單元，從而降低了設(shè)計(jì)成本。實(shí)際運(yùn)算中先 按自然順序?qū)⑿盘栃蛄写嫒?RAM 中，則需經(jīng)過變址運(yùn)算得到倒位序的排列，然后實(shí)現(xiàn) FFT 算法。 FPGA廠商研制的綜合性能較好的 FFT IP核，但是價(jià)格昂貴。而雷達(dá)、圖像處理的抽樣頻率高，對 DSP系統(tǒng)的處理能力的要求相應(yīng)就很高，高速、實(shí)時(shí)信號處理是現(xiàn)代信號處理的顯著特點(diǎn)，需要極高的數(shù)據(jù)吞吐率和計(jì)算速度。它一般一個(gè)時(shí)鐘周期完成一個(gè)乘累加運(yùn)算，這其中就運(yùn)用到了流水線工作方式。 數(shù)字信號處理廣泛采用高速器件和并行處理方式，以提高速度，滿足實(shí)時(shí)處理要求，研制專用浮點(diǎn) VLSI信號處理芯片，可提供極大動(dòng)態(tài)范圍，信號處理器具有編程能力，靈活性極強(qiáng)，以及廣泛采用 EDA技術(shù)進(jìn)行設(shè)計(jì)，縮短研發(fā)周期，降低成本。 數(shù)字信號處理可以采用多種實(shí)現(xiàn)方法。 數(shù) 據(jù)存儲單元 RAM 的實(shí)現(xiàn) 雙端口 RAM 用來存儲輸入數(shù)據(jù)及中間運(yùn)算結(jié)果的單元，每個(gè)碟形運(yùn)算的輸入、輸出數(shù)據(jù)均要經(jīng)過 RAM 的讀寫操作，則 RAM 的讀寫速度對整個(gè) FFT 的處理速度影響較大。進(jìn)行蝶形運(yùn)算時(shí)可以從 RAM 中把數(shù)據(jù)讀入蝶形處理器中以進(jìn)行蝶形運(yùn)算，蝶形運(yùn)算得到的運(yùn)算結(jié)果存儲在 RAM 原 地址中。時(shí)，將蝶形單元運(yùn)算結(jié)果寫入 RAM 中，當(dāng) IO_MODE=39。為提高 FFT 運(yùn)算速度，采用查表的方式得到旋轉(zhuǎn) 因子。并行進(jìn)位加法器設(shè)有進(jìn)位產(chǎn)生邏輯，運(yùn)算速度較快；串行進(jìn)位方式是將全加器級聯(lián)構(gòu)成多位加法器。 實(shí)踐證明， 4 位二進(jìn)制并行加法器和串行級聯(lián)加法器占用幾乎相同的資源。現(xiàn)介紹由 8位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的 8 位乘法器，此乘法器具有一定的實(shí)用價(jià)值。乘法時(shí)鐘信號從 ARICTL 的 CLK輸入。如此往復(fù)，直至 8 個(gè)時(shí)鐘脈沖后，由 ARICTL 的控制，乘法運(yùn)算過程自動(dòng)中止。若時(shí)鐘頻率為 100 MHz，則每一運(yùn)算周期僅需 80 ns。 (1).ROM 地址產(chǎn)生單元 ROM 地址發(fā)生單元提供 ROM 正確的地址讀取旋轉(zhuǎn)因子，一個(gè)旋轉(zhuǎn)因子由 8位實(shí)部和 8位虛部組成。039。0139。139。 圖 RAM地址產(chǎn)生單元 控制單元設(shè)計(jì) 通過一個(gè)有限狀態(tài)機(jī)來實(shí)現(xiàn)控制器。 要設(shè)計(jì)出一個(gè)好的 FFT 需要綜合考慮速度與資源利用，因此一個(gè)好的算法是至關(guān)重要的。 雖然 xx 老師 工作繁多，但 還是一絲不茍的指導(dǎo)學(xué)生的畢業(yè)設(shè)計(jì)，為學(xué)生提供相關(guān)資料。 USE 。 ENTITY RAM IS PORT ( DATA_FFT , DATA_IO : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 WADDRESS: IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 SIGNAL RAMTMP : MEM。139。 ELSIF (IO_MODE = 39。 END IF 。139。 END IF。 ROM 實(shí)現(xiàn)源碼 LIBRARY IEEE 。 USE 。 END ROM 。139。 WHEN 011 = ROM_DATA = 00111111 。 WHEN 111 = ROM_DATA = 00111111 。 END IF 。039。amp。 THEN R16S= 0000000000000000； 異 步復(fù)位信號 ELSIF CLK39。EVENT AND CLK= 39。 THEN REG8=DIN； 裝載新數(shù)據(jù) ELSE REG8(6 DOWNTO0)=REG8(7 DOWNTO 1)； 數(shù)據(jù)右移 END IF； END IF； END PROCESS； QB= REG8 (0)； 輸出最低位 END RTL； LIBRARY IEEE； USE ； USE ； ENTITY