【正文】 結(jié)構(gòu)及工作原理 可編程邏輯陣列器件 由用戶編程實(shí)現(xiàn) 數(shù)字集成電路， 與 ASIC 相比，可編程邏輯陣列器件具有設(shè)計(jì)周期短， 硬件升級(jí)容易 的優(yōu)點(diǎn)。一路模擬電話的頻帶為 4KHz 帶寬，一路數(shù)字電話約占 64KHz，這是模擬通信目前仍有生命力的主要原因，但隨著寬頻帶信道（如光纜）的大量使用，帶寬已經(jīng)不是大問題了。 在模擬通信中，為了提高信噪比，需要在信號(hào)傳輸過程中及時(shí)對(duì)誤差的信號(hào)進(jìn)行放大，信號(hào)在傳輸過程中不可避免地對(duì)疊加上的噪聲也被同時(shí)放大，使得信號(hào)在傳輸?shù)倪^程中質(zhì)量變得很差。 VHDL language III 目 錄 1 緒 論 .......................................................... 1 數(shù)字信號(hào)處理 簡(jiǎn)介 ............................................. 1 FFT 算法簡(jiǎn)介 ................................................. 2 FPGA 結(jié)構(gòu)及工作原理 .......................................... 2 1 硬件描述語言及 QuartusⅡ平臺(tái) ................................... 4 HDL 概述 ..................................................... 4 VHDL 語言簡(jiǎn)介 ................................................ 4 VHDL 的優(yōu)點(diǎn) .................................................. 5 VHDL 基本設(shè)計(jì)流程 ............................................ 5 VHDL 設(shè)計(jì)單元模型 ............................................ 6 VHDL 語言開發(fā)環(huán)境 QuartusⅡ 介紹 ............................... 9 3 數(shù)字信號(hào)處理的理論基礎(chǔ) ........................................ 11 傅里葉變換的幾種形式 ........................................ 11 離散傅里葉變換算法 .......................................... 12 FFT 算法基本思想 ............................................ 13 按時(shí)間抽取基 2 FFT 算法（庫利 圖基算法） .................... 14 4 用 FPGA 實(shí)現(xiàn)數(shù)字信號(hào)處理的算法 ................................. 18 數(shù)字信號(hào)處理實(shí)現(xiàn)方法 ........................................ 18 FFT 算法在 FPGA 中的實(shí)現(xiàn) ..................................... 19 數(shù) 據(jù)存儲(chǔ)單元 RAM 的實(shí)現(xiàn) .................................... 19 旋轉(zhuǎn)因子存儲(chǔ)器 ROM 的實(shí)現(xiàn) .................................. 20 8位加法器設(shè)計(jì) ............................................ 20 8位乘法器設(shè)計(jì) ............................................ 22 地址產(chǎn)生單元 .............................................. 23 控制 單元 設(shè)計(jì) .............................................. 24 IV 總結(jié) ....................................................... 23 致謝 ............................................................ 26 參考文獻(xiàn) ........................................................ 27 附錄 ............................................................ 28 1 1 緒 論 數(shù)字信號(hào)處理簡(jiǎn)介 數(shù)字信號(hào)處理 (digital signal processing ,DSP)是從 20 世紀(jì) 60 年代隨著信息科學(xué)和計(jì)算機(jī)科學(xué)的快速發(fā)展而形成的一門新興學(xué)科，它 把信號(hào)用數(shù)字或符號(hào)表示成序列，通過計(jì)算機(jī)或通用 (專用 )信號(hào)處理設(shè)備，用數(shù)字的數(shù)值計(jì)算方法處理 (如濾波、變換、壓縮、增強(qiáng)、估計(jì)、識(shí)別等 ),達(dá)到提取有用信息的目的，并且在許多應(yīng)用領(lǐng)域逐步代替的模擬信號(hào)處理系統(tǒng)。采用 Altera 公司的 Cyclone II 系列 FPGA 芯片 EP2C8Q208C8 實(shí)現(xiàn)該處理器 ,用 Quartus II 進(jìn)行開發(fā)。1 畢 業(yè) 論 文（設(shè)計(jì)） 題 目： 基于 VHDL的快速信號(hào)處理器實(shí)現(xiàn) 學(xué) 號(hào)： xxxxxxxxxxxxxxxxxx 姓 名： xxxxxxxxxxx 年 級(jí)： 2020級(jí) 學(xué) 院： 信息科學(xué)技術(shù)學(xué)院 系 別： 電子 信息工程 系 專 業(yè)： 電子信息工程 專業(yè) 指導(dǎo)教師： xxxxxxx 完成日期： 20xx年 05 月 05 日 I 摘 要 隨著數(shù)字電子技術(shù)的快速發(fā)展，數(shù)字信號(hào)處理技術(shù)及理論廣泛應(yīng)用于通信、語音處理、圖像處理、雷達(dá)信號(hào)處理、計(jì)算機(jī)和多媒體等領(lǐng)域。本文以 8 點(diǎn)復(fù)數(shù)、 8 位數(shù)據(jù)位寬為例進(jìn)行設(shè)計(jì)與邏輯綜合。 FFT algorithm。 數(shù)字信號(hào)抗干擾能力強(qiáng)，無噪聲積累。 但占用頻帶較寬。 FFT 的理論研究已經(jīng)趨于成熟 ，但 很多 場(chǎng)合需要快速、高性能的 FFT 處理器，在綜合考慮硬件特性 和滿足特定要求的情況下 ，對(duì) FFT 處理器的流程、算法進(jìn)行進(jìn)一步的優(yōu)化處理，使它的處理速度能有所提高。 FPGA 優(yōu)勢(shì)是開發(fā)周期短，投資風(fēng)險(xiǎn)小、產(chǎn)品上市速度快，市場(chǎng)適應(yīng)能力強(qiáng)和硬件升級(jí) 容易。再用 FPGA 自動(dòng)布局 布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。流行的 EDA 工具和 VHDL 綜合器而言，將基于抽象的行為描述風(fēng)格的 VHDL 程序綜合成為具體的 FPGA 和 CPLD 等目標(biāo)器件的網(wǎng)表文件已不成問題。應(yīng)用 VHDL語言設(shè)計(jì)有許多優(yōu)點(diǎn)如下： （ 1） 設(shè)計(jì)技術(shù)齊全、方法靈活、支持廣泛。 （ 2）功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確。 用 VHDL 源代碼定義一個(gè)八位寄存器實(shí)體 REG8，它的輸入端口為 DATA_IN，CLK,輸出端口為 DATA_OUT。源代碼如下： ARCHITECTURE art OF REG8 IS BEGIN PROCESS(DATA_IN,CLK) BEGIN IF(CLK=39。下面分別進(jìn)行說明。 SO,CO: OUT STD_LOGIC)。 U3:OR2 PORT MAP(A=S1,B=S3,C=COUT)。 END ENTITY HARF_ADDER。 ENTITY HARF_ADDER IS PORT( A,B: IN STD_LOGIC。 END PROCESS。 QuartusⅡ軟件包含了 FPGA 設(shè)計(jì)過程中要用到的所有功能，為了將其它 EDA軟件公司的先進(jìn)技術(shù)引入到 QuartusⅡ軟件中，使其能夠與 QuartusⅡ聯(lián)合使用，QuartusⅡ提供了與這些 EDA 工具連接的接口。 圖 QuartusⅡ 開發(fā) FPGA流程圖 Altera Quartus Ⅱ 設(shè)計(jì) 輸入 編譯 仿真 編程 驗(yàn)證 11 3 數(shù)字信號(hào)處理的理論基礎(chǔ) 傅立葉變換的幾種形式 傅立葉變換是信號(hào)分析和處理的有力工具，在以快速傅立葉變換算法為代表的一系列有效算法出現(xiàn)后，傅立葉變換不但在信號(hào)處理領(lǐng)域起著支柱作用，而且在其它工程領(lǐng)域也獲得了廣泛的應(yīng)用。對(duì)于 DFT 時(shí)間和頻率變量都取離散值。當(dāng)N 值很大時(shí)直接計(jì)算 DFT 計(jì)算量特別大。 按時(shí)間抽取基 2 FFT 算法（庫利 圖基算法） FFT 算法主要是利用 nkNW 的性質(zhì)，把序列分解為較短的序列來減小運(yùn)算量。 按時(shí)間抽取 FFT 算法的特點(diǎn) 2 點(diǎn)DFT 2 點(diǎn)DFT 2 點(diǎn)DFT 2 點(diǎn)DFT x(0) x(4) x(2) x(6) x(1) x(5) x(3) x(7) X3(0) X3(1) X4(0) X4(1) X5(0) X5(1) X6(0) X6(1) 08W28W08W28W X1(0) X1(1) X1(2) X1(3) X2(0) X2(1) X2(2) X2(3) 38W28W18W08WX(0) X(1) X(2) X(3) X(4) X(5) X(6) X(7) 16 FFT 運(yùn)算有兩個(gè)特點(diǎn)：同址運(yùn)算和倒位序規(guī)律。軟件和 DSP實(shí)現(xiàn)速度較慢；專用 FFT處理芯片價(jià)格高、硬件不易擴(kuò)展； FPGA資源豐富，強(qiáng)大的并行邏輯運(yùn)算能力使得速度極快、擴(kuò)展能力強(qiáng)，設(shè)計(jì)靈活、開發(fā)周期短、成本低。 流水線方式 流水線是把一個(gè)重復(fù)的過程分解為若干個(gè)子過程，每個(gè)子過程可以與其他子過程同時(shí)進(jìn)行。而一般用 DSP 都難以實(shí)現(xiàn)該目標(biāo)。 將 RAM 內(nèi)置于 FPGA 中不存在驅(qū)動(dòng)，速度極快，而且控制簡(jiǎn)單，使得電子產(chǎn)品體積減小，提高了系統(tǒng)的可靠性。時(shí)，將外部數(shù)據(jù)信號(hào)寫入 RAM 中。隨著位數(shù)的增加，相同位數(shù)的并行加法器與串行加法器 的資源占用差距也越來越大。從以下邏輯圖可以清楚地看出此乘法器的工作原理。此時(shí) REG16B 的輸出值即為最后乘積。139。1 時(shí)四個(gè)蝶形運(yùn)算依次讀取對(duì)應(yīng)旋轉(zhuǎn)因子?？刂破鲗?shí)現(xiàn)對(duì) ROM 旋轉(zhuǎn)因子表、數(shù)據(jù)存儲(chǔ)器 RAM、蝶形運(yùn)算單元的控制，使它們協(xié)調(diào)工作，實(shí)現(xiàn) FFT 運(yùn)算的正確輸出。 感謝大學(xué)四年來所有 授課 老師，為我打下 扎實(shí)的 專業(yè)知識(shí)；最后感謝 信息科學(xué)技術(shù)學(xué)院 和我的母校 xx 大學(xué)四年來對(duì)我的 培養(yǎng)。 CLOCK , IO_MODE : IN STD_LOGIC。039。) THEN 28 RAMTMP (CONV_INTEGER (WADDRESS)) = DATA_IO 。139。 USE 。139。 WHEN 101 = ROM_DATA = 00111111 。 30 END RTL 。 8 位輸入 DOUT： OUT STD_LOGIC_VECTOR (7 DOWNTO 0))； 8 位輸出 END ANDARITH； ARCHITECTURE RTL OF ANDARITH IS BEGIN PROCESS (ABIN， DIN) BEGIN FOR I IN 0 TO 7 LOOP 循環(huán)，分別完成 8 位數(shù)據(jù)與一位 DOUT (I)=DIN (I)AND ABIN； 控制位的與操作 END LOOP； END PROCESS； END RTL； LIBRARY IEEE； USE ； ENTITY REG16B IS 16 位鎖存器 PORT (CLK： IN STD_LOGIC； 鎖存信號(hào) CLR： IN STD_LOGIC； 清零信號(hào) D： IN STD_LOGIC_VECTOR (8 DOWNTO 0) 8 位數(shù)據(jù)輸入 Q： OUT STD_LOGIC_VECTOR(15 DOWNTO 0))； 16