【正文】 )； END SREG8B； ARCHITECTURE RTL OF SREG8B IS SIGNAL REG8B： STD_LOGIC_VECTOR(7 DOWNTO 0)； BEGIN PROCESS (CLK， LOAD) BEGIN IF CLK39。139。 B； 將 4 位被加數(shù)矢量擴為 5 位，為進位提供空間 SINT=AA+BB+CIN ； S=SINT(3 DOWNTO 0)； CONT=SINT(4)； END RTL； LIBRARY IEEE； USE ； USE ； ENTITY ADDER8B IS 31 由 4 位二進制并行加法器級聯(lián)而成的 8 位二進制加法器 PORT(CIN： IN STD_LOGIC； A： IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(7 DOWNTO 0)； S： OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； COUT： OUT STD_LOGIC)； END ADDER8B； ARCHICTURE RTL OF ADDER8B IS COMPONENET ADDER4B 對要調用的元件 ADDER4B 的界面端口進行定義 PORT(CIN： IN STD_LOGIC； A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CONT： OUT STD_LOGIC)； END COMPONENT ； SIGNAL CARRY_OUT： STD_LOGIC； 4 位加法器的進位標志 BEGIN U1： ADDER4B 例化 4 位二進制加法器 U1 PORT MAP(CIN=CIN， A=A(3 DOWNTO 0)， B=B(3 DOWNTO0)， S=S(3 DOWNTO 0)， COUT=CARRY_OUT)； U2： ADDER4B 例化 4 位二進制加法器 U2 PORT MAP(CIN=CARRY_OUT， A=A(7 DOWNTO 4)， B=B(7 DOWNTO 4)， S=S (7 DOWNTO 4)； CONT=CONT)； END RTL； 8 位乘法器實現(xiàn)源碼 32 LIBRARY IEEE； USE ； ENTITY ANDARITH IS 選通與門模塊 PORT (ABIN： IN STD_LOGIC； 與門開關 DIN： IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 END PROCESS 。 WHEN 100 = ROM_DATA = 00000000 。 29 ARCHITECTURE RTL OF ROM IS BEGIN PROCESS(CLOCK,EN_ROM) BEGIN IF(EN_ROM = 39。 USE 。) THEN IF (RE = 39。139。 BEGIN WRITE FUNCTIONAL SECTION PROCESS (CLOCK,WADDRESS,WE) BEGIN IF (CLOCK=39。 Q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)。 除了敬佩 xx老師的專業(yè)水平外，他的治學嚴謹和 為人師表 也是我永遠學習的榜樣， 會正面 影響我今后的學習和工作。通過有限狀態(tài)機的輸出分別控制各部分的工作。時第一和第二個蝶形運算讀取第一個旋轉因子，第三個和第四個蝶形運算讀取第三個旋轉因 STAGE=39。當 ROMGEN_EN = 39。 ARIEND 輸出高電平，以此可點亮一發(fā) 光管，以示乘法結束。其乘法原理是：乘法通過逐項位移相加原理來實現(xiàn)，從被乘數(shù)的最低位開始，若為 1，則乘數(shù)左移后與上一次和相加；若為 0，左移后以全零相加，直至被乘數(shù)的最高位。并行進位加法器通常比串行級聯(lián)加法器占用更多的資源。139。為提高 FFT 的運算速度，需要構造雙端口 RAM 來加快數(shù)據傳輸?shù)耐掏铝俊? FFT 算法在 FPGA 中的實現(xiàn) 有多種方法實現(xiàn)數(shù)字信號處理，如單片機、 DSP 實現(xiàn)數(shù)字信號處理算法速度較慢，難以與調整外圍器件匹配，數(shù)字信號處理的目標是追求速度、實時性。常見信號處理系統(tǒng)結構有： 并行處理 提高系統(tǒng)性能的有效方法是并行處理，同時性或者并發(fā)性，并行處理是相對于串行處理的處理方式，它著重解決并發(fā)事件，并行處理結構會提高系統(tǒng)的數(shù)據吞 吐率和數(shù)據處理能力。 圖 ( 8)N? 自然系數(shù) ()n 二進制碼 倒位序二進制碼 倒位序數(shù) 0 000 000 0 1 001 100 4 2 010 010 2 3 011 110 6 4 100 001 1 5 101 101 5 6 110 011 3 7 111 111 7 17 4 用 FPGA實現(xiàn)數(shù)字信號處理的算法 本章討論 FFT在 FPGA中如何實現(xiàn)，首先介紹實現(xiàn) FFT算法的四種方法：軟件、DSP、專用 FFT處理芯片、 FPGA來實現(xiàn)。可見 1024N? 時 DFT 算法的運算量是 FFT 算法的運算量的2 2l o g 1 0 4 8 5 7 6 5 1 2 0 2 0 4 .82NNN?? ?????? 倍，則 N越大 FFT 算法的優(yōu)越性越明顯。本文主要介紹按時間抽取基 2 FFT 算法。 DFT 數(shù)字13 計算還需要存儲和讀取 N 個復數(shù)輸入序列值 ??xn以及復系數(shù) nkNW 值的設備。 離散傅里葉變換描述分析有限長序列，其本質是建立了以時間為自變量的信號與以頻率為自變量的頻譜函數(shù)之間的變換關系，換言之，離散傅里葉變換定義了時域與頻域之間的一種變換或者說 是映射。仿真結果達到要求后，就可以進行編程，把設計程序下載到目標文件中；最后把芯片放到實際系統(tǒng)中進行驗證、測試。VHDL 語言能夠在多種 EDA 工具設計環(huán)境中運行。 CO=Y。 USE 。 SO,CO: OUT STD_LOGIC )。 U2:H_ADDER PORT MAP(A=S2,B=CIN,SO=SUM,CO=S3)。 ARCHITECTURE RTL OF F_ADDER IS COMPONENT H_ADDER IS PORT(A,B:IN STD_LOGIC。 結構體有三種描述方法： STRUCTURAL（結構描述方式）， DATAFLOW（數(shù)據流描述方式）和 BEHAVIOR（行為描述方式）。 用 VHDL 源代碼描述 REG8 的結構體。實體是設計實體的表層設計單元，實體說明部分規(guī)定了設計單元的輸入輸出接口信號或引腳，它是設計實體對外的一個通信界面。 VHDL 文件保存為 .vhd， Verilog文件保存為 .v。這種將設計實體分成內外部分的概念是 VHDL系統(tǒng)設計的基本點。強大的行為描述能力是從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。然后利用 EDA 工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經過自動綜合工具轉換到門級電路網表。 FPGA 可實現(xiàn)片上系統(tǒng)縮小產品體積，提高產品可靠性 。在不同應用場合，需要不同性能要求的 FFT 處理器，特別是隨著 OFDM（ 正交頻分復用 ） 技術的出現(xiàn)， FFT 作為 OFDM 系統(tǒng)中調制解調的關鍵 。數(shù)字通信采用時分多路復用，不需要體積較大的濾波器，設備中大部分是數(shù)字電路，可用大規(guī)模和超大規(guī)模集成電路實現(xiàn)，因此體積小、功耗低。 圖 數(shù)字信號處理系統(tǒng)的簡單方框圖 數(shù)字信號與模擬信號的比較： 時間和幅度上都是連續(xù)的信號稱為模擬信號，時間和幅度上都是離 散的信號稱為數(shù)字信號。 FPGA。 FFT 的硬件結構主要包括蝶形處理單元、數(shù)據存儲器 RAM、控制模塊、旋轉因子存儲器 ROM、地址發(fā)生器。隨著可編程邏輯器的發(fā)展，使得電子設計的規(guī)模和集成度大幅度提高。 關鍵詞 ： 數(shù)字信號處理； FPGA。 圖 所表示的是模擬信號數(shù)字處理系統(tǒng)的方框圖，抗混疊濾波器是一個低通濾波器。 抗混疊 濾波器 A/D 變換 器 數(shù)字信號處理器 D/A 變換器 低通 濾波器 2 便于加密處理。 FFT 算法簡介 快速傅里葉變換并不是一種新的變換，而是離散傅里葉變換 (DFT)的一種快速算法。 現(xiàn)場可編程門陣列 FPGA 是新型高密度可編程邏輯器件。 如果將 IP 核集成到 SOC 芯片上則會提高 SOC 芯片的靈活性與有效性，縮短設計周期。就 FPGA/CPLD 開發(fā)而言，VHDL 語言是最常用和流行的硬件描述語言之一，一般 VHDL 語言 應用在教學中較多， Verilog 應用在工業(yè)生產中較多，在數(shù)字信號處理的 FPGA 設計中得到了廣泛的使用。 VHDL 和可編程邏輯器件的結合成為一種強有力的設計方式，使產品上市周期明顯縮短。目前多數(shù) EDA工具均支持 VHDL 語言。 （ 4）布局布線：將 .edf 文件調入 PLD 廠家提供的軟件中進行布線，即把設計好的邏輯安放到 CPLD/FPGA 內。 CLK : IN STD_LOGIC。 AND CLK39。 LIBRARY IEEE。 8 COMPONENT OR2 IS PORT(A,B:IN STD_LOGIC。 數(shù)據流描述方式 數(shù)據流描述反映一個設計中數(shù)據從輸入到輸出的流向，使用并發(fā)語句描述。 CO=A AND B。 END ENTITY HARF_ADDER。 在一個系統(tǒng)中三種描述風格有可能都會用到。 使用 QuartusⅡ的設計者可以不精通器件內部結構，可以使用自己熟悉的設計工具建立設計， QuartusⅡ把這些設計自動轉換成最終需要的格式。 連續(xù)時間非周期信號 連續(xù)時間非周期信號 ??xt 在頻域中得到的是連續(xù)非周期的頻譜密度函數(shù)? ?X jw ，傅立葉變換對如下： ? ? ? ? jw tX jw x t dte?? ???? ? （ 31） ? ? ? ?12 jw tx t X jw d we?????? ? （ 32） 這種類型信號的典型信號有指數(shù)衰減信號和高斯信號，這種類型信號的變換就稱為傅立葉變換。 設有限長序列 ??xn的長度為 N，即可以看成是周期為 N 的周期序列。 FFT 使復數(shù)乘法的次數(shù)從 2N 次減少到了 logNN次。最初通過將 ??Xn分解為奇數(shù)項序列和偶數(shù)項序列的形式使 FFT 運算分為兩組。采用同址運算只需 N 個存儲單元，大大節(jié)省了存儲單元，從而降低了設計成本。 FPGA廠商研制的綜合性能較好的 FFT IP核，但是價格昂貴。它一般一個時鐘周期完成一個乘累加運算，這其中就運用到了流水線工作方式。 數(shù)字信號處理可以采用多種實現(xiàn)方法。進行蝶形運算時可以從 RAM 中把數(shù)據讀入蝶形處理器中以進行蝶形運算，蝶形運算得到的運算結果存儲在 RAM 原 地址中。為提高 FFT 運算速度，采用查表的方式得到旋轉 因子。 實踐證明， 4 位二進制并行加法器和串行級聯(lián)加法器占用幾乎相同的資源。乘法時鐘信號從 ARICTL 的 CLK輸入。若時鐘頻率為 100 MHz，則每一運算周期僅需 80 ns。039。139。 要設計出一個好的 FFT 需要綜合考慮速度與資源利用，因此一個好的算法是至關重要的。 USE 。 WADDRESS: IN STD_LOGIC_VECTOR (3 DOWNTO 0)。139。 END IF 。 END IF。 USE 。139。 WHEN 111 = ROM_DATA = 00111111 。039。 THEN R16S= 0000000000000000； 異 步復位信號 ELSIF CLK39。 THEN REG8=DIN； 裝載新數(shù)據 ELSE REG8(6 DOWNTO0)=REG8(7 DOWNTO 1)； 數(shù)據右移 END IF； END IF； END PROCESS； QB= REG8 (0)； 輸出最低位 END RTL； LIBRARY IEEE； USE ； USE ； ENTITY