【正文】 THEN R16S= 0000000000000000； 異 步復(fù)位信號 ELSIF CLK39。 WHEN 111 = ROM_DATA = 00111111 。 USE 。 END IF 。 WADDRESS: IN STD_LOGIC_VECTOR (3 DOWNTO 0)。 要設(shè)計(jì)出一個(gè)好的 FFT 需要綜合考慮速度與資源利用，因此一個(gè)好的算法是至關(guān)重要的。039。乘法時(shí)鐘信號從 ARICTL 的 CLK輸入。為提高 FFT 運(yùn)算速度，采用查表的方式得到旋轉(zhuǎn) 因子。 數(shù)字信號處理可以采用多種實(shí)現(xiàn)方法。 FPGA廠商研制的綜合性能較好的 FFT IP核，但是價(jià)格昂貴。最初通過將 ??Xn分解為奇數(shù)項(xiàng)序列和偶數(shù)項(xiàng)序列的形式使 FFT 運(yùn)算分為兩組。 設(shè)有限長序列 ??xn的長度為 N，即可以看成是周期為 N 的周期序列。 使用 QuartusⅡ的設(shè)計(jì)者可以不精通器件內(nèi)部結(jié)構(gòu)，可以使用自己熟悉的設(shè)計(jì)工具建立設(shè)計(jì)， QuartusⅡ把這些設(shè)計(jì)自動(dòng)轉(zhuǎn)換成最終需要的格式。 END ENTITY HARF_ADDER。 數(shù)據(jù)流描述方式 數(shù)據(jù)流描述反映一個(gè)設(shè)計(jì)中數(shù)據(jù)從輸入到輸出的流向，使用并發(fā)語句描述。 LIBRARY IEEE。 CLK : IN STD_LOGIC。目前多數(shù) EDA工具均支持 VHDL 語言。就 FPGA/CPLD 開發(fā)而言，VHDL 語言是最常用和流行的硬件描述語言之一，一般 VHDL 語言 應(yīng)用在教學(xué)中較多， Verilog 應(yīng)用在工業(yè)生產(chǎn)中較多，在數(shù)字信號處理的 FPGA 設(shè)計(jì)中得到了廣泛的使用。 現(xiàn)場可編程門陣列 FPGA 是新型高密度可編程邏輯器件。 抗混疊 濾波器 A/D 變換 器 數(shù)字信號處理器 D/A 變換器 低通 濾波器 2 便于加密處理。 關(guān)鍵詞 ： 數(shù)字信號處理； FPGA。 FFT 的硬件結(jié)構(gòu)主要包括蝶形處理單元、數(shù)據(jù)存儲器 RAM、控制模塊、旋轉(zhuǎn)因子存儲器 ROM、地址發(fā)生器。 圖 數(shù)字信號處理系統(tǒng)的簡單方框圖 數(shù)字信號與模擬信號的比較： 時(shí)間和幅度上都是連續(xù)的信號稱為模擬信號，時(shí)間和幅度上都是離 散的信號稱為數(shù)字信號。在不同應(yīng)用場合，需要不同性能要求的 FFT 處理器，特別是隨著 OFDM（ 正交頻分復(fù)用 ） 技術(shù)的出現(xiàn)， FFT 作為 OFDM 系統(tǒng)中調(diào)制解調(diào)的關(guān)鍵 。然后利用 EDA 工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過自動(dòng)綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。實(shí)體是設(shè)計(jì)實(shí)體的表層設(shè)計(jì)單元，實(shí)體說明部分規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號或引腳，它是設(shè)計(jì)實(shí)體對外的一個(gè)通信界面。 結(jié)構(gòu)體有三種描述方法： STRUCTURAL（結(jié)構(gòu)描述方式）， DATAFLOW（數(shù)據(jù)流描述方式）和 BEHAVIOR（行為描述方式）。 U2:H_ADDER PORT MAP(A=S2,B=CIN,SO=SUM,CO=S3)。 USE 。VHDL 語言能夠在多種 EDA 工具設(shè)計(jì)環(huán)境中運(yùn)行。 離散傅里葉變換描述分析有限長序列，其本質(zhì)是建立了以時(shí)間為自變量的信號與以頻率為自變量的頻譜函數(shù)之間的變換關(guān)系，換言之，離散傅里葉變換定義了時(shí)域與頻域之間的一種變換或者說 是映射。本文主要介紹按時(shí)間抽取基 2 FFT 算法。 圖 ( 8)N? 自然系數(shù) ()n 二進(jìn)制碼 倒位序二進(jìn)制碼 倒位序數(shù) 0 000 000 0 1 001 100 4 2 010 010 2 3 011 110 6 4 100 001 1 5 101 101 5 6 110 011 3 7 111 111 7 17 4 用 FPGA實(shí)現(xiàn)數(shù)字信號處理的算法 本章討論 FFT在 FPGA中如何實(shí)現(xiàn)，首先介紹實(shí)現(xiàn) FFT算法的四種方法：軟件、DSP、專用 FFT處理芯片、 FPGA來實(shí)現(xiàn)。 FFT 算法在 FPGA 中的實(shí)現(xiàn) 有多種方法實(shí)現(xiàn)數(shù)字信號處理，如單片機(jī)、 DSP 實(shí)現(xiàn)數(shù)字信號處理算法速度較慢，難以與調(diào)整外圍器件匹配，數(shù)字信號處理的目標(biāo)是追求速度、實(shí)時(shí)性。139。其乘法原理是：乘法通過逐項(xiàng)位移相加原理來實(shí)現(xiàn)，從被乘數(shù)的最低位開始，若為 1，則乘數(shù)左移后與上一次和相加；若為 0，左移后以全零相加，直至被乘數(shù)的最高位。當(dāng) ROMGEN_EN = 39。通過有限狀態(tài)機(jī)的輸出分別控制各部分的工作。 Q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)。139。 USE 。 WHEN 100 = ROM_DATA = 00000000 。 B； 將 4 位被加數(shù)矢量擴(kuò)為 5 位，為進(jìn)位提供空間 SINT=AA+BB+CIN ； S=SINT(3 DOWNTO 0)； CONT=SINT(4)； END RTL； LIBRARY IEEE； USE ； USE ； ENTITY ADDER8B IS 31 由 4 位二進(jìn)制并行加法器級聯(lián)而成的 8 位二進(jìn)制加法器 PORT(CIN： IN STD_LOGIC； A： IN STD_LOGIC_VECTOR(7 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(7 DOWNTO 0)； S： OUT STD_LOGIC_VECTOR(7 DOWNTO 0)； COUT： OUT STD_LOGIC)； END ADDER8B； ARCHICTURE RTL OF ADDER8B IS COMPONENET ADDER4B 對要調(diào)用的元件 ADDER4B 的界面端口進(jìn)行定義 PORT(CIN： IN STD_LOGIC； A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； CONT： OUT STD_LOGIC)； END COMPONENT ； SIGNAL CARRY_OUT： STD_LOGIC； 4 位加法器的進(jìn)位標(biāo)志 BEGIN U1： ADDER4B 例化 4 位二進(jìn)制加法器 U1 PORT MAP(CIN=CIN， A=A(3 DOWNTO 0)， B=B(3 DOWNTO0)， S=S(3 DOWNTO 0)， COUT=CARRY_OUT)； U2： ADDER4B 例化 4 位二進(jìn)制加法器 U2 PORT MAP(CIN=CARRY_OUT， A=A(7 DOWNTO 4)， B=B(7 DOWNTO 4)， S=S (7 DOWNTO 4)； CONT=CONT)； END RTL； 8 位乘法器實(shí)現(xiàn)源碼 32 LIBRARY IEEE； USE ； ENTITY ANDARITH IS 選通與門模塊 PORT (ABIN： IN STD_LOGIC； 與門開關(guān) DIN： IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 THEN 時(shí)鐘到來時(shí)，鎖存輸入值 R16S(6 DOWNTO 0)=R16S(7 DOWNTO 1)； 右移低 8 位 R16S(15 DOWNTO 7)=D； 將輸入鎖到高能位 END IF； END PROCESS； Q=R16S； END RTL； LIBRARY IEEE； USE ； 8 位右移寄存器 ENTITY SREG8B IS PORT (CLK： IN STD_LOGIC； LOAD ： IN STD _LOGIC； BIN： IN STD_LOGIC_VECTOR(7DOWNTO 0)； QB： OUT STD_LOGIC )； END SREG8B； ARCHITECTURE RTL OF SREG8B IS SIGNAL REG8B： STD_LOGIC_VECTOR(7 DOWNTO 0)； BEGIN PROCESS (CLK， LOAD) BEGIN IF CLK39。 END IF 。 ROM_DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ) 。 READ FUNCTIONAL SECTION PROCESS (CLOCK,RADDRESS,RE) BEGIN IF (CLOCK=39。 ARCHITECTURE RTL OF RAM IS TYPE MEM IS ARRAY (0 TO 15) OF STD_LOGIC_VECTOR(7 DOWNTO 0)。 首先感謝我的導(dǎo)師 老師 。時(shí)每個(gè)蝶形運(yùn)算均讀取第一個(gè)旋轉(zhuǎn)因子，當(dāng) STAGE=39。而當(dāng)被乘數(shù)移出位為 0時(shí)，與門全零輸出。多位加法器的構(gòu)成有兩種方式：并行進(jìn)位和串行進(jìn)位方式?？删幊踢壿嬈骷试S設(shè)計(jì)人員利用并行處理技術(shù)實(shí)現(xiàn)高速信號處理算法，并且只需單個(gè)器件就能實(shí)現(xiàn)期望的性能。如語音處理系統(tǒng)抽樣頻率低，對 DSP系統(tǒng)的處理速度要求相應(yīng)也較低。下面給出 8N? 時(shí)的按時(shí)間抽取 FFT 流圖。每個(gè)復(fù)數(shù)乘法需要 4 次實(shí)數(shù)乘法和 2 次實(shí)數(shù)加法。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設(shè)計(jì)電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中（如 FPGA 芯片），做成 ASIC 芯片。 Y:=A AND B。 USE 。 SUM,COUT: OUT STD_LOGIC )。 圖 8 位寄存器 結(jié)構(gòu)體 結(jié)構(gòu)體定義了硬件設(shè)計(jì)的輸入端口和輸出端口之間的映射關(guān)系，用來說明相應(yīng)的硬件的行為。 （ 4） VHDL 語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用。 1993 年， IEEE對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL。用 FPGA 設(shè)計(jì)數(shù)字電路可以簡化系統(tǒng)設(shè)計(jì)，提高系統(tǒng)的穩(wěn)定性。數(shù)字信號形式和計(jì)算機(jī)所用信號一致，都是二進(jìn)制代碼，因此便于與計(jì)算機(jī)聯(lián)網(wǎng)，也便于用計(jì)算機(jī)對數(shù)字信號進(jìn)行存儲、處理和交換，可使通信網(wǎng)的管 理、維護(hù)實(shí)現(xiàn)自動(dòng)化、智能化。s possible to realize digital signal processing by hardware. FPGA use lookup table(LUT) structure,with a static random access memory SRAM constitutes a logic function generator,the using of FPGA technology can improve the using of highquality ponents to reduce design risk,reduce capital investment,shorten the development cycle, and the ability to parallel processing of data, easy to implement pipeline easy to upgrade and improve design flexibility,coupled with the VHDL description of a flexible approach and hardwareindependent features,all of which are very suitable for implementation of FFT algorithm,which make it to be a research problem that using VHDL achieves FFT based on FPGA. The hardware structure including FFT butterfly processing unit, data memory RAM, the control module, the twiddle factor memory ROM, address generator. By a 8 point plex, 8bit data bit wide as an example the design and logic synthesis. Using Altera39。 FPGA(Field Programmable Gate Array)即現(xiàn)場可編程門陣列，是大規(guī)?？删幊踢壿?器件。 因?yàn)槲覀冄芯康男盘栔辉?