【正文】 。amp。 END PROCESS 。 WHEN OTHERS = ROM_DATA = 01000000 。 WHEN 100 = ROM_DATA = 00000000 。) THEN CASE ROMADD IS WHEN 000 = ROM_DATA = 00111111 。 29 ARCHITECTURE RTL OF ROM IS BEGIN PROCESS(CLOCK,EN_ROM) BEGIN IF(EN_ROM = 39。 ENTITY ROM IS PORT ( CLOCK , EN_ROM : IN STD_LOGIC 。 USE 。 END IF。) THEN IF (RE = 39。 END IF 。139。) THEN IF (IO_MODE = 39。 BEGIN WRITE FUNCTIONAL SECTION PROCESS (CLOCK,WADDRESS,WE) BEGIN IF (CLOCK=39。 RADDRESS: IN STD_LOGIC_VECTOR (3 DOWNTO 0))。 Q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)。 USE 。 除了敬佩 xx老師的專業(yè)水平外，他的治學(xué)嚴(yán)謹(jǐn)和 為人師表 也是我永遠(yuǎn)學(xué)習(xí)的榜樣， 會(huì)正面 影響我今后的學(xué)習(xí)和工作。 25 致 謝 經(jīng)過(guò)這段時(shí)間的努力 ，本次畢業(yè)設(shè)計(jì) 基本完成 ， 由于以前接觸單片機(jī)較多，首次用 FPGA 來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理感到有些力不從心， 由于經(jīng)驗(yàn)的匱乏 和時(shí)間短暫 ， 肯定有考慮不周甚至錯(cuò)誤的地方，以后我會(huì)對(duì)本設(shè)計(jì)中還未解決的問(wèn)題作進(jìn)一步的研究。通過(guò)有限狀態(tài)機(jī)的輸出分別控制各部分的工作。時(shí)， STAGE=39。時(shí)第一和第二個(gè)蝶形運(yùn)算讀取第一個(gè)旋轉(zhuǎn)因子，第三個(gè)和第四個(gè)蝶形運(yùn)算讀取第三個(gè)旋轉(zhuǎn)因 STAGE=39。時(shí)， STAGE=39。當(dāng) ROMGEN_EN = 39。而若利用備用最高時(shí)鐘，即 12 MHz 晶振的 MCS51 單片機(jī)的乘法指令，進(jìn)行8 位乘法運(yùn)算，僅單指令的運(yùn)算周期就長(zhǎng)達(dá) 4 μ s。 ARIEND 輸出高電平，以此可點(diǎn)亮一發(fā) 光管，以示乘法結(jié)束。當(dāng)被乘數(shù)加載于 8位右移寄存器 SREG8B 后，隨著每一時(shí)鐘節(jié)拍，最低位在前，由低位至高位逐位移出。其乘法原理是：乘法通過(guò)逐項(xiàng)位移相加原理來(lái)實(shí)現(xiàn)，從被乘數(shù)的最低位開(kāi)始，若為 1，則乘數(shù)左移后與上一次和相加；若為 0，左移后以全零相加，直至被乘數(shù)的最高位。則多位加法器由 4位二進(jìn)制并行加法器級(jí)聯(lián)構(gòu)成是較好的折中選擇。并行進(jìn)位加法器通常比串行級(jí)聯(lián)加法器占用更多的資源。 圖 旋轉(zhuǎn)因子存儲(chǔ)器 ROM 由于 8 點(diǎn)復(fù)數(shù)的基 2 FFT，有 4 個(gè)旋轉(zhuǎn)因子，一個(gè)復(fù)數(shù)分為實(shí)部與虛部，則ROM 的容量為 8*8 bit。139。由于要實(shí)現(xiàn) 8 點(diǎn)復(fù)數(shù) 8 位數(shù)據(jù)位寬的 FFT，則RAM 的存儲(chǔ)空間為 16*8 bit，從 DATA_IO 端口寫入數(shù)字信號(hào)，從 DATA_FFT 端口讀出數(shù)據(jù)參與蝶形單元運(yùn)算，蝶形單元運(yùn)算結(jié)果也從此端口寫入 RAM 同地址中。為提高 FFT 的運(yùn)算速度，需要構(gòu)造雙端口 RAM 來(lái)加快數(shù)據(jù)傳輸?shù)耐掏铝?。用單片機(jī)或 DSP 實(shí)現(xiàn)數(shù)字信號(hào)處理算法，速度仍然很慢，難以與快速的 A/D 器件匹配，在一些信號(hào)處理領(lǐng)域主要追求的目標(biāo)是速度，實(shí)時(shí)性的要求非常高，而高速實(shí)時(shí)數(shù)字信號(hào)處理對(duì)系統(tǒng)性能要求很高，因此，幾乎所有的通用 DSP 都難以實(shí)現(xiàn)這一要求。 FFT 算法在 FPGA 中的實(shí)現(xiàn) 有多種方法實(shí)現(xiàn)數(shù)字信號(hào)處理，如單片機(jī)、 DSP 實(shí)現(xiàn)數(shù)字信號(hào)處理算法速度較慢，難以與調(diào)整外圍器件匹配，數(shù)字信號(hào)處理的目標(biāo)是追求速度、實(shí)時(shí)性。 精簡(jiǎn)指令集計(jì)算機(jī)（ Reduced Instruction Set Computer RISC) 精簡(jiǎn)指令集計(jì)算機(jī)是相對(duì)于復(fù)雜指令系統(tǒng)計(jì)算機(jī)而言 的，是 80 年代開(kāi)始發(fā)展起來(lái)的新型計(jì)算機(jī)結(jié)構(gòu)形式。常見(jiàn)信號(hào)處理系統(tǒng)結(jié)構(gòu)有： 并行處理 提高系統(tǒng)性能的有效方法是并行處理，同時(shí)性或者并發(fā)性，并行處理是相對(duì)于串行處理的處理方式，它著重解決并發(fā)事件，并行處理結(jié)構(gòu)會(huì)提高系統(tǒng)的數(shù)據(jù)吞 吐率和數(shù)據(jù)處理能力。本設(shè)計(jì)的 FFT處理器硬件由蝶形處理單元、雙端口 RAM、旋轉(zhuǎn) 因子 ROM、控制器、地址產(chǎn)生 單元構(gòu)成。 圖 ( 8)N? 自然系數(shù) ()n 二進(jìn)制碼 倒位序二進(jìn)制碼 倒位序數(shù) 0 000 000 0 1 001 100 4 2 010 010 2 3 011 110 6 4 100 001 1 5 101 101 5 6 110 011 3 7 111 111 7 17 4 用 FPGA實(shí)現(xiàn)數(shù)字信號(hào)處理的算法 本章討論 FFT在 FPGA中如何實(shí)現(xiàn)，首先介紹實(shí)現(xiàn) FFT算法的四種方法：軟件、DSP、專用 FFT處理芯片、 FPGA來(lái)實(shí)現(xiàn)。 特點(diǎn) 2：倒位序規(guī)律 為了實(shí)現(xiàn)同址計(jì)算，輸入序列不能按照原來(lái)的先后順序存貯，這種輸入數(shù)據(jù)存貯和讀取的順序稱為倒位序。可見(jiàn) 1024N? 時(shí) DFT 算法的運(yùn)算量是 FFT 算法的運(yùn)算量的2 2l o g 1 0 4 8 5 7 6 5 1 2 0 2 0 4 .82NNN?? ?????? 倍，則 N越大 FFT 算法的優(yōu)越性越明顯。 設(shè)： ? ? ? ?1 2x r x r? ? ? ? ?2 21x r x r?? 0,1,..., 12Nr ?? （ ） 設(shè) ? ?1Xk為 ??1xr的 DFT， ? ?2Xk為 ??2xr的 DFT，利用 nkNW的性質(zhì)可得 ??xn的 DFT 運(yùn)算為： ? ? ? ? ? ?? ? ? ?12122kNkNX k X k X kNX k X k X kWW? ???? ??? ? ?? ????? 0,1,..., 12Nk ?? （ 39） 上面式子的運(yùn)算可用下圖的蝶形信號(hào)流圖符號(hào)表示： 圖 時(shí)間抽取算法蝶形運(yùn)算圖 4 點(diǎn) DFT 4 點(diǎn) DFT x(0) x(2) x(4) x(6) x(1) x(3) x(5) x(7) X1(0) X1(1) X1(2) X1(3) X2(0) X2(1) X2(2) X2(3) X(0) X(1) X(2) X(3) X(4) X(5) X(6) X(7) 38W28W18W08W15 圖 8N? 的時(shí)間抽取基 4 FFT算法流圖 N 點(diǎn) DFT 分解為兩個(gè) 2N 點(diǎn)的 DFT，從而實(shí)現(xiàn)了運(yùn)算量的減少，再經(jīng)過(guò)逐次分解最終分解為 2 點(diǎn)的 DFT，實(shí)現(xiàn)了 FFT 運(yùn)算。本文主要介紹按時(shí)間抽取基 2 FFT 算法。如 1024N? 時(shí)運(yùn)算量從 1048576 次減少到 5120 次，運(yùn)算效率提高了 倍，為 DFT 乃至數(shù)字信號(hào)處理技術(shù)的實(shí)際應(yīng)用特別是實(shí)時(shí)處理創(chuàng)造了良好的條件，大大地推動(dòng)了數(shù)字信號(hào)處 理技術(shù)的發(fā)展。 DFT 數(shù)字13 計(jì)算還需要存儲(chǔ)和讀取 N 個(gè)復(fù)數(shù)輸入序列值 ??xn以及復(fù)系數(shù) nkNW 值的設(shè)備。 從而有限長(zhǎng)序列的傅立葉變換定義為 正變換： ? ? ? ? ? ?10N nkNnX k D F T x n x n W???????? ? 01kN? ? ? （ 36） 反變換： ? ? ? ? ? ?101 N nkNnx n ID F T X k X kN W? ???????? ? 01nN? ? ? （ 37） 其中， 2nk jkn NNWe??? 當(dāng) DFT 的直接計(jì)算時(shí)，且 ??xn為復(fù)數(shù)的話，則計(jì)算 DFT 每一個(gè)值就需要 N 次復(fù)數(shù)乘法和 ? ?1N? 次復(fù)數(shù)加法。 離散傅里葉變換描述分析有限長(zhǎng)序列，其本質(zhì)是建立了以時(shí)間為自變量的信號(hào)與以頻率為自變量的頻譜函數(shù)之間的變換關(guān)系，換言之，離散傅里葉變換定義了時(shí)域與頻域之間的一種變換或者說(shuō) 是映射。 連續(xù)時(shí)間周期信號(hào) 連續(xù)時(shí)間周期信號(hào) ??xt 當(dāng)滿足狄里赫利條件時(shí)在頻域中得到的 是離散非周期的傅立葉級(jí)數(shù)，傅立葉級(jí)數(shù)的系數(shù)為 ? ?X jkw ， ? ?X jkw 為離散非周期函數(shù)，??xt 和 ? ?X jkw 組成的變換對(duì)如下： ? ? ? ?221T jk w tTX jk w x t dtT e ??? ? （ 33） 離散時(shí)間非周期信號(hào) 離散時(shí)間非周期信號(hào) ??xn也稱為序列，序列的傅立葉變換對(duì)如下所示： ? ? ? ?j t jn TnX x nTee?? ? ?? ??? ? （ 34） 12 ? ? ? ?2 21 j T jn Tx nT X dee? ??????? ? （ 35） 這種信號(hào)的傅立葉變換稱為離散時(shí)間傅立葉變換 離散時(shí)間周期信號(hào) 離散時(shí)間周期信號(hào)的傅立葉變換有時(shí)稱為傅立葉級(jí)數(shù)，但最常被稱為離散傅立葉變換。仿真結(jié)果達(dá)到要求后，就可以進(jìn)行編程，把設(shè)計(jì)程序下載到目標(biāo)文件中；最后把芯片放到實(shí)際系統(tǒng)中進(jìn)行驗(yàn)證、測(cè)試。 QuartusⅡ結(jié)合各種系列器件的物理結(jié)構(gòu)，提供了各種的優(yōu)化措施，可以在提高工作速度和資源利用率之間給以平衡，為多數(shù) 設(shè)計(jì)提供了解決方案。VHDL 語(yǔ)言能夠在多種 EDA 工具設(shè)計(jì)環(huán)境中運(yùn)行。主模塊調(diào)用子模塊時(shí)采用結(jié)構(gòu)化描述：在一般模塊的設(shè)計(jì)時(shí)，根據(jù)具體情況，可以用行為級(jí)描述，又可以用數(shù)據(jù)流描述。 CO=Y。 ARCHITECTURE BEHAVIOR OF HARF_ADDER IS BEGIN PROCESS(A,B) VARIABLE X,Y:STD_LOGIC。 USE 。 END PROCESS。 SO,CO: OUT STD_LOGIC )。下面是半加器的 VHDL 數(shù)據(jù)流描述。 U2:H_ADDER PORT MAP(A=S2,B=CIN,SO=SUM,CO=S3)。 C:OUT STD_LOGIC)。 ARCHITECTURE RTL OF F_ADDER IS COMPONENT H_ADDER IS PORT(A,B:IN STD_LOGIC。 USE 。 結(jié)構(gòu)體有三種描述方法： STRUCTURAL（結(jié)構(gòu)描述方式）， DATAFLOW（數(shù)據(jù)流描述方式）和 BEHAVIOR（行為描述方式）。EVENT) THEN DATA_OUT=DATA_IN(7 DOWNTO 0)。 用 VHDL 源代碼描述 REG8 的結(jié)構(gòu)體。 DATA_OUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。實(shí)體是設(shè)計(jì)實(shí)體的表層設(shè)計(jì)單元，實(shí)體說(shuō)明部分規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號(hào)或引腳，它是設(shè)計(jì)實(shí)體對(duì)外的一個(gè)通信界面。 6 （ 5）時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。 VHDL 文件保存為 .vhd， Verilog文件保存為 .v。 （ 2） VHDL 具有更強(qiáng)的系統(tǒng)硬件描述能力，具有多層次描述系統(tǒng)硬件功能的能力，其描述對(duì)象可從系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 的優(yōu)點(diǎn) VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。強(qiáng)大的行為描述能力是從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 VHDL 語(yǔ)言簡(jiǎn)介 超高速集成電路硬件描述語(yǔ)言 (VHDL， VeryHighSpeed Integrated Circuit Hardware Description Language)，誕生于 1982 年， 1987 年底 VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。然后利用 EDA 工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門級(jí)電路網(wǎng)表。 FPGA 解決了電子系統(tǒng)小型化、低功耗、高可靠性等問(wèn)題，且開(kāi)發(fā)周期短、芯片價(jià)格低，使得 FPGA 占有越來(lái)越多的市場(chǎng)。 FPGA 可實(shí)現(xiàn)片上系統(tǒng)縮小產(chǎn)品體積，提高產(chǎn)品可靠性 。通過(guò)編程可以把一3 個(gè)通用的 FPGA 芯片配置成用戶需要的數(shù)字電路 系統(tǒng) ，加快電子產(chǎn)品的研發(fā)周期，降低成本，縮短產(chǎn)品上市時(shí)間。在不同應(yīng)用場(chǎng)合，需要不同性能要求的 FFT 處理器，特別是隨著 OFDM（ 正交頻分復(fù)用 ） 技術(shù)的出現(xiàn)， FFT 作為 OFDM 系統(tǒng)中調(diào)制解調(diào)的關(guān)鍵 。 DFT 有很多快速算法，大致可分為 兩類。數(shù)字通信采用時(shí)分多路復(fù)用，不需要體積較大的濾波器，設(shè)備中大部分是數(shù)字電路，可用大規(guī)模和超大規(guī)模集成電路實(shí)現(xiàn)