【正文】 便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。注射后，一般等待 5 分鐘，一旦超時(shí)，所作的皮試試驗(yàn)就會(huì)無(wú)效。忘記了要做的事情，當(dāng)事情不是很重要的時(shí)候，這種遺忘無(wú)傷大雅。 VHDL language。 跑表 由各個(gè)模塊通過(guò)合理的連接關(guān)系來(lái)實(shí)現(xiàn)，各模塊及 跑表 功能最終都由 VHDL語(yǔ)言來(lái)描述。 1 基于 VHDL 的數(shù)字跑表技術(shù) 2 摘 要 跑表 用于測(cè)量較短且較精確的時(shí)間，在體育競(jìng)賽中有著廣泛的應(yīng)用。 借助 Altera公司開(kāi)發(fā)的 EDA工具 MAX+plus Ⅱ作為編譯、仿真平臺(tái) ，并利 用 EPF10K10LC844 器件完成 跑表 的 CPLD 實(shí)現(xiàn)。 MAX + plus Ⅱ 。但是，一旦重要事情，一時(shí)的耽誤可能釀成大禍。手表當(dāng)然是一個(gè)好的選擇，但是，隨著接受皮試的人數(shù)增加，到底是哪個(gè)人的皮試到時(shí)間卻難以判斷。諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、定時(shí)啟閉電路、定時(shí)開(kāi)關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定 時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。 數(shù)字跑表 從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)軟件平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜（ “在系統(tǒng) ”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。它具有編程靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn) ( 一般在 10,000 件以下 ) 之中。本文介紹一種以 FPGA 為核心 ,以 VHDL 為開(kāi)發(fā)工具的數(shù)字秒表 ,并給出源程序和仿真結(jié)果。百分秒設(shè)置方面每按一下 ,百分秒會(huì)自動(dòng)加 1 ,采用 100 進(jìn)制計(jì)數(shù) ,當(dāng)計(jì)數(shù)到 99 時(shí) ,向上進(jìn)位并恢復(fù) 00 。 MAX+plusⅡ 可編程邏輯開(kāi)發(fā)軟件提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，它使 Altera 通用 PLD 系列設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中， EDA 技術(shù)的含量正以驚人的速度上升，電子類(lèi)的高新技術(shù)項(xiàng)目的開(kāi)發(fā)也日益依賴(lài)于 EDA 技術(shù)的應(yīng)用。電子線(xiàn)路的 CAD(計(jì)算機(jī)輔助設(shè)計(jì) )是 EDA 發(fā)展的初級(jí)階段，是高級(jí) EDA 系統(tǒng)的重要組成部分。其主要特征是 具備了自動(dòng)布局布線(xiàn)和電路的計(jì)算機(jī)仿真、分析和驗(yàn)證功能。過(guò)去傳統(tǒng)的電子系統(tǒng)電子產(chǎn)品的設(shè)計(jì)方法是采用自底而上 (Bottom Up)的方式，設(shè)計(jì)者先對(duì)系統(tǒng)結(jié)構(gòu)分塊，直接進(jìn)行電路級(jí)的設(shè)計(jì)。 基于 EDA 工具的 FPGA/CPLD 開(kāi)發(fā)流程 FPGA/CPLD的開(kāi)發(fā)流程 :設(shè)計(jì)開(kāi)始首先須利用 EDA工具的文本或圖形編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖用文本方式 (如 VHDL)或圖形方式 (原理圖、狀態(tài)圖等 )表達(dá)出來(lái)。綜合后，可利用產(chǎn)生的網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計(jì) 描述與設(shè)計(jì)意圖的一致性。1 適配報(bào)告 :內(nèi)容包括芯片內(nèi)資源分配與利用、引腳鎖定、設(shè)計(jì)的布爾方程描述情況等 。時(shí)序仿真是接近真實(shí)器件運(yùn)行的仿真，仿真過(guò)程中已將器件硬件特性考慮進(jìn)去了，因此仿真精度要高得多。在 ASIC 設(shè)計(jì)中，比較 常用的方法是利用 FPGA 對(duì)系統(tǒng)的設(shè)計(jì)進(jìn)行功能測(cè)試，通過(guò)后在將其 VHDL設(shè)計(jì)以 ASIC形式實(shí)現(xiàn) 。主要是讓學(xué)生了解 EDA 的基本概念和基本原理、掌握用 HDL 語(yǔ)言編寫(xiě)規(guī)范、 掌握邏輯綜合的理論和算法、使用 EDA 工具進(jìn)行電子電路課程的實(shí)驗(yàn)并從事簡(jiǎn)單系統(tǒng)的設(shè)計(jì)。 中國(guó) EDA 市場(chǎng)已漸趨成熟，不過(guò)大部分設(shè)計(jì)工程師面向的是 PC 主板和小型 ASIC 11 領(lǐng)域，僅有小部分（約 11%）的設(shè)計(jì)人員研發(fā)復(fù)雜的片上系統(tǒng)器件。有條件的企業(yè)可開(kāi)展 “ 網(wǎng)絡(luò)制造 ” ，便于合作設(shè)計(jì)、合作制造，參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。 在 EDA 軟件開(kāi)發(fā) 方面，目前主要集中在美國(guó)。相信在不久的將來(lái)會(huì)有更多更好的設(shè)計(jì)工具有各地開(kāi)花并結(jié)果。 EDA 水平不斷提高，設(shè)計(jì)工具趨于完美的地步 。 MAX+plusⅡ 軟件支持 Altera 公司除 APEX20K 系列之外所有系列的 FPGA/CPLD的開(kāi)發(fā)，設(shè)計(jì)文件輸入靈活方便，處理迅速，可直接校驗(yàn)和器件編程，是一個(gè)真正與結(jié)構(gòu)無(wú)關(guān)的全集成化的設(shè)計(jì)環(huán)境。 推薦使用 PC 機(jī)配置：奔騰 Ⅱ 以上微機(jī)， 256MB 以上內(nèi)存 ， 500M 以上硬盤(pán)空間。如圖 所示 。 圖 MAX+plusⅡ 信息處理窗口 MAX+plusⅡ 定時(shí)分析器，提供了 3 種分析模式 ： (1) 延遲矩陣分析模式。 (3) 時(shí)序邏輯電路性能分析模式。 VHDL 語(yǔ)言 VHDL 語(yǔ)言概 要 VHDL 是 Very HighSpeed Integrated Circuit Hardware Description Language 的縮寫(xiě)，即超高速集成電路（ VHSIC）硬件描述語(yǔ)言。 MAX+plusⅡ編譯器 第三方 EDA 設(shè)計(jì)文件 (.edf,.sch,.xnf) 映射文件(.imf) MAX+plus Ⅱ設(shè)計(jì)文件（ .gdf,.tdf, .vhd) 指定和配置 信息 (.acf) 第三方 EDA 仿真和定時(shí)文件 (.edo,vo,vho,sdo) 功能仿真 網(wǎng)表文件 (.snf) 定時(shí)仿真 網(wǎng)表文件 (.snf) 編程文件 (.pof,.sof,.jed) 16 VHDL 的主要優(yōu)點(diǎn)是： (1) 覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語(yǔ)言。 (5) VHDL 已成為 IEEE 承認(rèn)的一個(gè)工業(yè)標(biāo)準(zhǔn)，事實(shí)上已成為通用硬件描述語(yǔ)言。在一個(gè)具體的應(yīng)用程序中，最基本的部分為實(shí)體和結(jié)構(gòu)體。 二、 VHDL 程序的結(jié)構(gòu)體 VHDL 語(yǔ)言結(jié)構(gòu)體的完整 格式如下： ARCHITECTURE 結(jié)構(gòu)體 OF 實(shí)體名 IS [定義語(yǔ)句 ] BEGIN [并行語(yǔ)句 1； ] [并行語(yǔ)句 2； ] [……] END [ARCHITECTURE] [ 結(jié)構(gòu)體名 ]； 三、 VHDL 程序的實(shí)體 VHDL 中實(shí)體的完整格式如下： ENTITY 實(shí)體名 IS [ GENERIC (類(lèi)屬表 )。 實(shí)體可 以用來(lái)給所設(shè)計(jì)的系統(tǒng)或者電路命名，該所設(shè)計(jì)的系統(tǒng)或者電路定義一個(gè)與其他模塊進(jìn)行通信的接口。端口說(shuō)明是對(duì)外引腳的描述，它包括引腳的名稱(chēng)、信號(hào)的傳輸方向和傳輸?shù)臄?shù)據(jù)類(lèi)型。當(dāng)按下復(fù)位開(kāi)關(guān)時(shí)， 跑表 清零并做好計(jì)時(shí)準(zhǔn)備。 (3) 要求計(jì)時(shí)精度大于 秒。 (5) 要求有系統(tǒng)電源復(fù)位電路的電源復(fù)位信號(hào)。 (3) 由于 跑表 的計(jì)時(shí)精度為 秒，所以提供給 跑表 內(nèi)部定時(shí)的時(shí)鐘信號(hào)頻率應(yīng)該大于 100Hz。 接下來(lái)來(lái)描述 跑表 的輸出電路： 19 (1) 由于 跑表 的最長(zhǎng)計(jì)時(shí)時(shí)間為 24 小時(shí)，因此需要一個(gè) 8 位的顯示器。 (2) 計(jì)時(shí)操作過(guò)程如下： ? 首先按下復(fù)位開(kāi)關(guān) reset 進(jìn)行 跑表 的復(fù)位清零操作，使 跑表 做好計(jì)時(shí)準(zhǔn)備。 ? 計(jì)時(shí)完畢后，按下 跑表 的啟 /停開(kāi)關(guān) on_off，將終止 跑表 的計(jì)時(shí)操作。 圖 跑表 系統(tǒng)的結(jié)構(gòu)框圖 20 頂層設(shè)計(jì)的 VHDL 源代碼 頂層實(shí)體設(shè)計(jì)及 VHDL 源代碼 在任何自頂向下的 VHDL 設(shè)計(jì)描述中，首先要做的第一步就是描述頂層信號(hào)的接口，正如圖 31 所示。 (2) 輸出信號(hào) ? LED 七段顯示數(shù)碼管的選通信號(hào) choose（ 7 downto 0）； ? LED 七段顯示數(shù)碼管的輸出信號(hào) segment（ 6 downto 0）。 use 。 on_off : in std_logic。 segment : out std_logic_vector(6 downto 0))。 由于 跑表 的復(fù)位開(kāi)關(guān)和啟 /停開(kāi)關(guān)采用按鍵的輸入方式，其產(chǎn)生時(shí)刻和持續(xù)時(shí)間的長(zhǎng)短是隨機(jī)不定的，且存在因開(kāi)關(guān)簧片反彈引起的電平抖動(dòng)現(xiàn)象，因此必須在每個(gè)開(kāi)關(guān)后面安排一個(gè)消抖和同步化電路模塊，以保證系統(tǒng)能捕捉到輸入脈沖，并保證每按一鍵，只形成一個(gè)寬度為系統(tǒng)時(shí)鐘周期的脈沖。 跑表 的計(jì)時(shí)操作是在復(fù)位開(kāi)關(guān)信號(hào)無(wú)效并且兩次啟 /停開(kāi)關(guān)信號(hào)有效之間才能夠進(jìn)行，因此需要一個(gè)電路來(lái)產(chǎn)生一個(gè)使能信號(hào)。 跑表 還要將定時(shí)計(jì)數(shù)的結(jié)果顯示出來(lái)，為了節(jié)省資源，我們采用循環(huán)點(diǎn)亮 LED 七段顯示數(shù)碼管的方法來(lái)顯示 跑表 的計(jì)時(shí)輸出。這 5 個(gè)模塊的連接關(guān)系 如圖 33所示。 (2) 時(shí)鐘分頻模塊 輸入信號(hào) ? 系統(tǒng)電源復(fù)位信號(hào) sysreset； ? 外部時(shí)鐘信號(hào) clk。 (4) 跑表 計(jì)時(shí)模塊 輸入信號(hào) ? 去除抖動(dòng)后的復(fù)位信號(hào) reset0； ? 系統(tǒng)電源復(fù)位信號(hào) sysreset； ? 跑表 的內(nèi)部計(jì)時(shí)時(shí)鐘信號(hào) clk0； ? 跑表 定時(shí)計(jì)數(shù)的使能信號(hào) enable。 下面根據(jù) 圖 33 所示的各 個(gè)模塊的連接關(guān)系，給出頂層結(jié)構(gòu)體的 VHDL 源代碼。 on_off : in std_logic。 25 on_off0 : out std_logic)。 clk0 :out std_logic。 reset0 : in std_logic。 ponent time_counter port ( sysreset : in std_logic。 hr10 : out std_logic_vector(1 downto 0)。 sec10 : out std_logic_vector(2 downto 0)。 end ponent。 hr : out std_logic_vector(3 downto 0)。 sec : out std_logic_vector(3 downto 0)。 segment : out std_logic_vector(6 downto 0))。 signal clk0 : std_logic。 signal hr10 : std_logic_vector(1 downto 0)。 signal sec10 : std_logic_vector(2 downto 0)。 begin U0: keyin port map（ reset1， on_off， clk， clk1， reset0， on_off0）； 27 U1: clk_div port map（ sysreset， clk， clk0， clk1）； U2: control port map（ sysreset， reset0， on_off0， clk0， enable）； U3: time_counter port map（ sysreset， reset0， enable， clk0， hr10， hr， min10， min， sec10， sec， sec01， sec001）； U4: display port map（ sysreset， clk， hr10， hr， min10， min， sec10， sec， sec01， sec001， choose， segment）； end structure； 跑表 各個(gè)模塊的分析及其 VHDL 源代碼 前面已經(jīng)詳細(xì)地討論了 跑表 系統(tǒng)頂層的設(shè)計(jì)及其 VHDL 源代碼，這里將重點(diǎn)介紹各個(gè)模塊的實(shí)現(xiàn)及其 VHDL 源代碼。 在數(shù)字系統(tǒng)中同步消抖電路的形式很多，應(yīng)用的也十分廣泛。 下面就是鍵輸入模塊中輸入信號(hào)和輸出信號(hào)之間應(yīng)該保持的定時(shí)關(guān)系。 源代碼 library ieee。 clk : in std_logic。 end keyin； architecture rtl of keyin is signal on_off_tmp1 ： std_logic； signal on_off_tmp2 ： std_logic； signal on_off_tmp3 ： std_logic； begin process(clk1) begin if ( clk1?event and clk1 =?0?) then on_off_tmp2 = on_off_tmp1。 end process。 reset0 = reset。但是需要注意的是，設(shè)計(jì)中要求時(shí)鐘信號(hào) clk1 和時(shí)鐘信 30 號(hào) clk0 的有效脈沖寬度為 1ms。 use 。 cl