eda課程設(shè)計——基于vhdl語言的數(shù)字時鐘設(shè)計-wenkub
2023-06-17 15:35:58 本頁面
【正文】 nd[6...0]為秒的個位和十位 BCD 碼輸出，min[6? 0]為分鐘的個位和十位 BCD 碼輸出， hour[6...0]為小時的個位和十位 BCD 碼輸出，它們最終中用來驅(qū)動七段數(shù)碼管， lamp[2...0]為花樣顯示輸出信號， speak 為整點報時揚聲器驅(qū)動信號 4 四、仿真調(diào)試過程 各模塊時序仿真圖 （ 1） 秒計數(shù)器仿真圖 （ 2）分計數(shù)器仿真圖 （ 3）時計數(shù)器仿真圖 （ 4）整點報時仿真圖 5 （ 5）調(diào)時調(diào)分仿真圖 （ 6） LED顯示譯碼仿真圖 仿真過程中遇到的問題 （ 1）由于距離學(xué)習(xí) EDA 技術(shù)課程的時間較長，遺忘了部分課程內(nèi)容，對仿真軟件不熟悉造成多次仿真失敗。當(dāng) contr_en 為高電平時，將輸入信號 clk 送到輸出端 speak 用于驅(qū)動揚聲器，同時在 clk 的控制下，輸出端 lamp[2..0]進(jìn)行循環(huán)移位。 顯示的數(shù)據(jù)是各計時模塊給出的 BCD碼。其工作原理是 :基準(zhǔn)脈沖輸入信號同時加到秒、分、時、分隔符的脈沖輸入端，采用并行計數(shù)的 方式，秒的進(jìn)位接到分的使能端上，秒的使能借到分隔符的使能上，分得接到時的使能端上，完成秒、分、時和分隔符的循環(huán)計數(shù)。 當(dāng)電路發(fā)生走時誤差時，要求電路有校時功能。 電路有整點報時功能。整點報時是根據(jù)分的 A、 B 輸出同時為 0 時，整點報時模塊輸出高電平控制報時。 3 （ 5）調(diào)時控制模塊 該模塊主要用于調(diào)節(jié)時、分顯示，用于“對表”。輸出控制模塊有揚聲器 控制器子模塊組成。就此問題我認(rèn)真復(fù)習(xí)了所學(xué)的 EDA相關(guān)課程，按照課本上介紹的步驟重新進(jìn)行了仿真，問題得以解決。經(jīng)過努力，簡易電子時鐘的設(shè)計基本上算是完成了，在整個設(shè)計中，我最大的體會就是：對學(xué)過的知識遺忘太多。使用ＥＤＡ技術(shù)開發(fā)頁面的能力也有了提高，也使我們把理論與實踐從正真意義上結(jié)合了起來，考驗了我們的動手能力和查閱相關(guān)資料的能力，還有組織材料的能力。 use 。 daout:out std_logic_vector(6 downto 0))。 BEGIN daout=count。039。139。 else count=count+7。 elsif(count1660)then count=count+1。 else end if。 分計數(shù)單元代碼 LIBRARY ieee。 enhour:OUT STD_LOGIC。 SIGNAL enhour_1,enhour_2:STD_LOGIC。 process(clk,reset,sethour) begin if(reset=39。event and clk=39。 count=0000000。 end if。after 100 ns。 end process。 use 。 ARCHITECTURE fun OF hour IS SIGNAL count:STD_LOGIC_VECTOR(5 downto 0)。)then count=000000。)then if (count(3 downto 0)=1001)then if(count=1623)then count=count+7。 else count=000000。 END fun； 顯示單元代碼 LIBRARY ieee。 led:OUT std_logic_vector(6 downto 0))。 調(diào)時控制單元代碼 LIBRARY ieee。 ENTITY seltime IS PORT( clk1,reset:IN STD_LOGIC。 dp:OUT std_LOGIC。 BEGIN sel=count。 elsif(clk139。 8 else count=count+1。dp=39。daout(2 downto 0)=sec(6 downto 4)。dp=39。daout(2 downto 0)=min(6 downto 4)。dp=39。dp=39。 end fun。 ENTITY alert IS PORT( clk:IN STD_LOGIC。 END alert。 if(clk39。 else count1=count1+1。 end process speaker。 end if。 end if。 use 。 sel:out std_logic_vector(2 downto 0)。 daout:out std_logic_vector(6 downto 0)。 enhour:OUT STD_LOGIC。 daout:out std_logic_vector(5 downto 0))。
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