eda課程設(shè)計(jì)--頻率計(jì)-wenkub
2023-06-17 15:35:57 本頁面
【正文】 OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 模塊劃分 四位十進(jìn)制頻率計(jì) 測(cè)頻控 制電路 四位計(jì)數(shù)器 四位鎖存器 十進(jìn)制加法計(jì)數(shù)器 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計(jì)說明書 IV 設(shè)計(jì)一個(gè)四位十進(jìn)制頻率計(jì)，首先需要一個(gè)測(cè)頻控制電路來產(chǎn)生一個(gè)脈寬為1S 的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)；然后需要一個(gè) 4 位計(jì)數(shù)器進(jìn)行計(jì)數(shù)，由 于我們?cè)O(shè)計(jì)的是四位的十進(jìn)制的頻率計(jì)，所以還需要用 4 個(gè)十進(jìn)制的加法計(jì)數(shù)器來構(gòu)成所需要的計(jì)數(shù)器；在技計(jì)數(shù)完成之后還需要一個(gè)鎖存器將計(jì)數(shù)值進(jìn)行鎖存，從而使顯示的數(shù)值穩(wěn)定。當(dāng) CNT_EN 高電平時(shí)允許計(jì)數(shù)；低電平時(shí)停止計(jì)數(shù)，并保持其所計(jì)的脈沖數(shù)。 關(guān)鍵詞： EDA 技術(shù)、 頻率、四位十進(jìn)制、仿真、鎖存顯示 山東建筑大學(xué)信息與電氣工程學(xué)院課程設(shè)計(jì)說明書 III 正文 （ 1）設(shè)計(jì) 4 位十進(jìn)制頻率計(jì)，學(xué)習(xí)較復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)方法； （ 2）用 VHDL 硬件描述語言進(jìn)行模塊電路的設(shè)計(jì)； （ 3）掌握較 為復(fù)雜的原理圖層次化設(shè)計(jì)，熟悉詳細(xì)的設(shè)計(jì)流程。讀數(shù)小時(shí)，頻率計(jì)處于前量程狀態(tài)，下次測(cè)量，量程 自動(dòng)減小一檔。通過單位時(shí)間（ 1 秒）內(nèi)頻率的計(jì)數(shù)來實(shí)現(xiàn)頻率的設(shè)計(jì)。此次設(shè)計(jì)主要用四位十進(jìn)制計(jì)數(shù)器，所以頻率計(jì)數(shù)范圍為 1~9999Hz。然后鎖存防止閃爍顯示，最后由譯碼掃描顯示電路輸出到數(shù)碼管進(jìn)行顯示輸出。 根據(jù)頻率的定義和頻率測(cè)量的基本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1S 的輸入信號(hào)脈沖計(jì)數(shù)允許的信號(hào)； 1S 計(jì)數(shù)結(jié)束后，計(jì)數(shù)值被鎖入鎖存器，計(jì)數(shù)器清零，為下一測(cè)評(píng)計(jì)數(shù)周期做好準(zhǔn)備。在 停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào) LOAD 的上升沿將計(jì)數(shù)器在前一秒鐘的計(jì)數(shù)值鎖進(jìn)鎖存器 REG4D 中，并由外部的十進(jìn)制 7 段譯碼器譯出，顯示計(jì)數(shù)值。 四位計(jì)數(shù)器設(shè)計(jì) （ 1）輸入完整的 VHDL 語言描述，具體描述如下。 ENTITY CNT4B IS PORT (CLK : IN STD_LOGIC。 COUT : OUT STD_LOGIC )。139。139。 END IF。 進(jìn)位輸出 COUT=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3)。 圖 2 四位計(jì)數(shù)器仿真波形 分析：對(duì)照波形進(jìn)行分析，結(jié)果正確說明設(shè)計(jì)無誤。 USE 。 ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD_LOGIC。 THEN DIV2CLK = NOT DIV2CLK。039。139。 END PROCESS。 四位鎖存器的設(shè)計(jì) （ 1）輸入完整的 VHDL 語言描述，具體描述如下。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。EVENT AND LOAD=39。 END PROCESS。 頂層文件程序中設(shè)置一系列的信號(hào)，將五個(gè)部分的程序輸入輸出信號(hào)相對(duì)應(yīng)的連接起來，并與整個(gè)系統(tǒng)的封裝引腳相對(duì)應(yīng)。 USE 。 使能端 OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。定義變量 CQI begin if (RST = 39。)。) then 在時(shí)鐘信號(hào) FX的上升沿 if ENA=39。039。COUT=39。039。使能端置 0輸出為 0 END IF。 END behav。在實(shí)驗(yàn)的進(jìn)行中也出現(xiàn)了很多問題，比如說編譯出現(xiàn)了很多錯(cuò)誤，經(jīng)過我仔細(xì)的排查和修改后，最終使得編譯完全正確了，這讓我有一點(diǎn)成就感，同時(shí)也使我對(duì)此充滿了興趣，做得就更加認(rèn)真了，努力把很多沒弄懂的問題都想清楚了，做完本次設(shè)計(jì)實(shí)驗(yàn)后真的收獲頗豐。 entity plj is port(fb,clk,rst:in std_logic。 end plj。 ponent fp is port(fb1:in std_logic。 k1,k2,k3,k4:in std_logic。 ponent sz is port(clki:in std_logic。 g5:out std_logic。 rst:in std_logic。 u2:wx por
畢業(yè)設(shè)計(jì)相關(guān)推薦
鄂ICP備17016276號(hào)-1