eda課程設(shè)計(jì)基于vhdl的四路搶答器-wenkub
2022-10-24 11:15:29 本頁面
【正文】 TA、 TB； ：四個組搶答成功與否的指示燈控制信號輸出口LED_A、 LES_B、 LED_C、 LED_D，四個組搶答時的計(jì)時數(shù)碼顯示控制信號若干，搶答 成功組別顯示的控制信號若干，各組計(jì)分動態(tài)顯示的控制信號若干。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì) 軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。此時，電路具備自鎖功能，使他組的搶答開關(guān)不起作用。同時，還可以設(shè)置計(jì)分、犯規(guī)及獎懲記錄等各種功 能。《 EDA 技術(shù)與 WHDL 設(shè)計(jì)》內(nèi)容新穎，技術(shù)先進(jìn)，由淺入深，既有關(guān)于 EDA技術(shù)、大規(guī)?？删幊踢壿嬈骷?VHDL 硬件描述語言的系統(tǒng)介紹，又有豐富的設(shè)計(jì)應(yīng)用實(shí)例。 本次試驗(yàn)是設(shè)計(jì)一個借助于 EDA 技術(shù)的只能四路搶答器。本設(shè)計(jì)的具體功能是： ，每組設(shè)置一個搶答按鈕供搶答者使用。 ，使每組在開始時的分?jǐn)?shù)預(yù)置成 100 分，搶答后由主持人計(jì)分，答對一次加 10分。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。目前 Altera 已經(jīng)停止了對 Maxplus II 的更新支持， Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。 ：第一搶答信號的鑒別和鎖存功能；搶答計(jì)時功能；各組得分的累加和動態(tài)顯示功能。在此過程中，主持人可以采用計(jì)時手段（ JSQ 模塊）， 打開計(jì)時器使計(jì)時預(yù)置控制端LDN 有效，輸入搶答或回答時間，使計(jì)時使能端 EN 有效（ EN 與 EN1 接在同一端，可共同控制），開始計(jì)時。 entity store is port(en,clr:in std_logic。 5 / 15 architecture store_arc of store is begin process(cp,clr,en) begin if en=39。then q=0000。 elsif cp=1000then q=1000。 end store_arc。 6 / 15 clk,clr:in std_logic。 architecture lockb_arc of lock is signal al:std_logic。then ql=0000。event and clk=39。 end if。 end lockb_arc。 ssin: in std_logic_vector(3 downto 0)。039。139。 when0100=ssout=1100110。 8 / 15 end process。 entity encode is port(d: in std_logic_vector(3 downto 0)。 elsif d=0010 then q=0010。 end if。 use 。 end count。039。event and clk=39。then if ll=0 and hh=0 then sound=39。 else ll:=ll1。 hh:=110。 end proc
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