【正文】 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進的技術(shù) ， 加上 MaxplusII(或最新的 QUARTUS)開發(fā) 環(huán)境 ， 更具有高性能 ， 開發(fā)周期短等特點 ， 十分方便進行電子產(chǎn)品的開發(fā)和設(shè)計。 關(guān)鍵詞：數(shù)字鐘，計數(shù)器，數(shù)碼管，模塊化設(shè)計 , VHDL 引言 本設(shè)計采用的 VHDL 是一種全方位的硬件描述語言 具有極強的描 述能力能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計。它的基本功能是計時，計時周期為 24 小時，顯示滿刻度 23時 59 分 59秒；數(shù)字鐘學習的目的是掌握各類計數(shù)器及它們相連的設(shè)計方 法，熟悉多個數(shù)碼管顯示的原理與方法以及模塊化設(shè)計方式；掌握用 VHDL 語言的設(shè)計思想以及整個數(shù)字系統(tǒng)的設(shè)計。 ................. 10 設(shè)計原理及流程圖 ................................................................................... 11 .............................................................................................. 12 .............................................................................................. 13 五、系統(tǒng)的模塊化設(shè)計 ................................................................................................... 13 軟件程序模塊化設(shè)計 ....................................................................................... 13 秒 /分 /時輸入模塊的軟件設(shè)計 .................................................................. 13 秒 /分 /時計數(shù)模塊的軟件設(shè)計 .................................................................. 14 模式選擇模塊的軟件設(shè)計 ........................................................................ 14 2 數(shù)碼管 .................................................................................................... 15 鬧鐘模塊的軟件設(shè)計 ............................................................................... 16 系統(tǒng)時鐘的軟件設(shè)計 ............................................................................... 18 硬件的測試 ..................................................................................................... 20 ......................................................................... 20 設(shè)計心得 ................................................................................................................. 23 致謝 ........................................................................................................................ 24 參考文獻 ................................................................................................................. 24 摘要 隨著人類的不斷進步， 現(xiàn)代電子設(shè)計技術(shù)已進入一個全新的階段 ， 傳統(tǒng)的電子設(shè)計方法、工具和器件在更大的程度上 被 EDA 所取代。本實驗則是基于 VHDL語言設(shè)計的數(shù)字鐘 ， 具有時、分、秒顯示功能。此數(shù)字鐘具有時，分，秒計數(shù)顯示功能，以 24小時為計數(shù)循環(huán)，能實現(xiàn)清零，調(diào)時，調(diào)分以及鬧鐘等功能。當今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展。 EDA 技術(shù) ，技術(shù)以大規(guī)模可編程邏輯器件為設(shè)計載體 ， 以硬件描述語言為系統(tǒng)邏輯描述主要表達方式 ， 以計算機、大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具 ， 通過有關(guān)的開發(fā)軟件 ， 自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯 ， 邏輯化簡 ， 邏輯分割 ， 邏輯映射 ， 編程下載等工作。 并且它還具有開放的界面 ， 豐富的設(shè)計庫 ， 模塊化的工具以及 LPM 定制等優(yōu)良性能 ， 應(yīng)用非常方便。 一、設(shè)計分析 設(shè)計要求 1）具有時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計時。 可編程邏輯器件及外圍電子元器件，設(shè)計一個數(shù)字電子鐘，利用 EDA 軟件（ QUARTUS Ⅱ）進行編譯及仿真，設(shè)計輸入可采用 VHDL 硬件描述語言輸入法）和原理圖輸入法，并下載到 EDA 實驗開發(fā)系統(tǒng)，連接外圍電路，完成實際測試。 3）清零功能： reset 為復位鍵，低電平時實現(xiàn)清零功能，高電平時正常計數(shù)。當鬧鐘計數(shù)至我們預(yù)先設(shè)定的時間時，鬧鐘的鈴聲響起，以提示人們時間到了。 即時模塊、分模塊、秒模塊、動態(tài)掃描控制模塊、段碼譯碼模塊和整點報時模塊。分鐘進位 ， 每 60 分產(chǎn)生一個高電平的信號 ， 作為時模塊的時鐘輸入 ， 秒計數(shù)到 60時的進位輸出信號 hh 和分鐘調(diào)整輸入信號 mm， 經(jīng)或關(guān)系后接分的脈沖輸入端 clk， clk1 為時調(diào)整脈沖 ， 接1Hz 脈沖 ， hh 時鐘設(shè)置 ， 低電平是不影響分模塊工作 ， 當它為高電平時 ， mm信號會隨之產(chǎn)生一個和 clk 頻率相同的信號 ， 達到調(diào)整時的目的。 動態(tài)掃描模塊中為動態(tài)掃描控制模塊的脈沖輸入 ， 由外部脈沖發(fā)生電路提供 ， 頻率約為1kHz， sel0、 sel sel2 接外部 38譯碼器 74LS138 的輸入端 A、 B、 C， ss[6..0]、mm[6..0]、 hh[5..0]分別為秒模塊、分模塊、時模塊計數(shù)段碼輸出控制信號。利用 QuartusⅡ進行具體設(shè)計編程、處理、檢查以及器件編程 三、設(shè)計環(huán)境 硬件設(shè)計環(huán)境 本設(shè)計使用 VHDL 硬件開發(fā)板，可編程邏輯器件 EP2C5Q208C8N 系列。此后 VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件 6 描述語言。 VHDL 的特點 （ 1）用 VHDL 代碼而不是用原理圖進行設(shè)計，意味著整個電路板的模型及性能可用計算機模擬進行驗證。 （ 5） VHDL 區(qū)別于其他的 HDL，已形成標準，其代碼在不同的系統(tǒng)中可交換建模。設(shè)計方式一般包括直接設(shè)計，自頂向下和自底向下設(shè)計，這個和其他軟件語言差不多。 6）器件編程 四、整體設(shè)計流圖 各模塊的原理性功能介紹 可編程器件 EP2C5Q208C8N CPLDJTAG 接口 晶振和蜂鳴器 晶體振蕩電路是構(gòu)成數(shù)字式時鐘的核心，它 保證了時鐘走時準確及穩(wěn)定。晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準確的32768Hz 的方波信號，可保證數(shù)字鐘的走時準確及穩(wěn)定。實現(xiàn)譯。 譯碼是把給定的代碼進行翻譯，本設(shè)計即是將時、分、秒計數(shù)器輸出的四位二進制數(shù)代碼翻譯為相應(yīng)的十進制數(shù)，并通過顯示器顯示，通常顯示器與譯碼器是配套使用的。 10 設(shè)計的整體框架 在各個模塊都編譯通過的基礎(chǔ)上在頂層用原理圖的方法實現(xiàn)。系統(tǒng)總體框圖如圖 1 所示。時間計數(shù)模塊是通過計數(shù)產(chǎn)生秒、分和小時信號，顯示模塊對時間計數(shù)模塊產(chǎn)生的秒、分和小時的信號，通過時鐘掃描逐個在數(shù)碼管上顯示。秒和分鐘的計數(shù)器的各位為十進制計數(shù)器。六進制計數(shù)器為六選一選擇器的選擇判斷提供輸入信號，六選一選擇器的選擇輸入端段分別接秒各位、分個位、分十位和小時位計數(shù)器的輸出，用來完成動態(tài)掃描顯示。計數(shù)器的輸出分別經(jīng)譯碼器送顯示器顯示。039。 then 信號為 1時有效 if(count=100) then 當掃描為次數(shù)為 100 次時 q=39。 否則開始計數(shù) end if。 end if。 end entity 。 掃描時鐘要低于系統(tǒng)時鐘 if cl_r=39。co=39。and rclk39。139。039。秒的個位一直計數(shù)，計數(shù)值不到 9時，一直加，直到出現(xiàn)個位出現(xiàn) 9，十位加一。 end entity。 else clkout=add。數(shù)碼管顯示 when 001=data=f1。 when 011=data=f3。 when 101=data=f5。 end case。 16 when0001=du=01111001。 when0101=du=00010010。 when1001=du=00010000。 when0001=du=11111001。 when0101=du=10010010。 when1001=du=10010000。 end process。 （ 5）分頻 器：根據(jù)外部的輸入時鐘，將外部時鐘成兩路信號，一路用于正常的計數(shù)，一路用于七段顯示數(shù)碼管的動態(tài)掃描輸出。 and clk39。139。event and clk=39。 0 到 毫秒為高電平 counts:=counts+1。 else counts:=0。 process(clk) variable countms:integer range 0 to 50000。 then 時鐘高電平有效 if(countms25000) then 計數(shù)周期為 到 毫秒為低電平 clkms=39。039。 end if。 c=co。 end architecture。按動調(diào)分鍵或調(diào)小時鍵后，分位或小時位開始自加，再按鍵后停止。由于計數(shù)的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的 1HZ 時間信號必須做到準確穩(wěn)定。 設(shè)計心得 通過兩星期的緊張工作，最后完成了我的設(shè)計任務(wù) —— 數(shù)字鐘的設(shè)計與制作。希望學校以后多安排一些類似的實踐環(huán)節(jié)，讓同學們學以致用。 也是本次課程設(shè)計，鞏固了我們以前學過的專業(yè)知識，通過這次的程序設(shè)計，使我們對數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進一步的了解與認識，同時對數(shù)據(jù)庫軟件ＥＤＡ技術(shù)，ＶＨＤＬ語言等系列知識都有了一定的了解與認識。在此，對梁老師表示衷心的感謝。 use 。 beep: out std_logic)。139。 else bep=39。 end process。 use 。 wei: out std_logic_vector(5 downto 0)。139。 ot=out2。 library ieee。 sel:in std_logic_vector(2 downto 0)。 architecture art of sel is signal data: std_logic_vector(3 downto 0)。wei=111101。wei=110111。wei=011111。 end process。 when0011=du=00110000。 when0111=du=01111000。 end case。 when0011=du=10110000。 when0111=du=11111000。 end case。 蜂鳴器模塊 library ieee。 hh1,hh2,mm1,mm2,h1,h2,m1,m2: in std_logic_vector(3 downto 0)。 begin process(bep,clk,hh1,hh2,mm1,mm2,h1,h2,m1,m2) begin if (h1=hh1 and h2=hh2 and mm1=m1 and mm2=m2 ) OR (mm1=00