【正文】 39。 end process。 elsif(countms50000) then 到 毫秒為低電平 clkms=39。 end if。 下載測試后，按復位鍵后數(shù)碼管顯示 0時 0 分 0秒開始計數(shù)，分秒時計數(shù)都正確。時間為一分鐘。用 VHDL 硬件描述語言的形式來進行數(shù)字系統(tǒng)的設計方便靈活，利用 EDA軟件進行編譯優(yōu)化仿真極大地減少了電路設計時間和可能發(fā)生的錯誤 ,降低了開發(fā)成本，這種設計方法必將在未來的數(shù)字系統(tǒng)設計中發(fā) 揮越來越重要的作用。 參考文獻 [1] 李國麗，朱維勇 .電子技術(shù)實驗指導書 .合肥：中國科技大學出版社，2020 [2] 潘松，黃繼業(yè) .EDA 技術(shù)實用教程 .北京：科學出版社， 2020 [3] 鄭家龍，王小海，章安元 .集成電子技術(shù)基礎教程 .北京：高等教育出版社， 2020 [4] 宋萬杰，羅豐，吳順君 .CPLD 技術(shù)及其應用 .西安：西安電子科技大學出版社， 1999 [5] 盧杰，賴毅 .VHDL 與數(shù)字電路設計 .北京：科學出版社， 2020 [6] 王金明，楊吉斌 .數(shù)字系統(tǒng)設計與 Verilog ：電子工業(yè)出版 25 社， 2020 附錄 鬧鐘模塊的程序： library ieee。 begin process(bep,clk,hh1,hh2,mm1,mm2,h1,h2,m1,m2) begin if (h1=hh1 and h2=hh2 and mm1=m1 and mm2=m2 ) OR (mm1=0000 and mm2=0000) then if clk=39。 beep=bep。 sel:in std_logic。 else wei=wei2。 entity sel is port( f0,f1,f2,f3,f4,f5 : in std_logic_vector(3 downto 0)。 when 001=data=f1。 when 101=data=f5。 when0010=du=00100100。 when others=du=01000000。 when0110=du=10000010。 end architecture。 architecture art of beep is signal bep : std_logic。 end if。 clkms: out std_logic。139。 end process。 elsif(countms50000) then clkms=39。 外部觸發(fā)時鐘 use 。 if cl_r=39。and rclk39。039。 end architecture。 architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。 count :=0。 end architecture。 architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。 count :=0。 end architecture。 architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。 count :=0。 end architecture。 摘要與關(guān)鍵詞 摘要 本科生畢業(yè)設計（論文）的摘要均要求用中、英兩種文字給出，中文在前。 文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作的目的與意義，對所研究問題的認識以及提出問題。 參考文獻 參考文獻是論文不可 缺少的組成部分，它反映了論文的取材來源和廣博程度。內(nèi)容應簡潔明了、實事求是，避免俗套。 論文版面 設置為：畢業(yè)論文 B5 紙 、 縱向、 為 橫排 、 不分欄， 上下頁邊距分別為 和 2cm， 左右 頁邊距分別為 和 2cm，對稱頁邊距、 左 側(cè)裝訂 并裝訂線為 0cm、 奇偶頁不同、無網(wǎng)格。 頁碼 用小五號字，居中標于頁面底部 。 各章標題要突出重點、簡明扼要。當提及的參考文獻為文中直接說明時，其序號應該與正文排齊，如“由文獻 [8， 10～ 14]可知”。外文姓名按國際慣例，將作者名的縮寫置前，作者姓置后。 參考文獻書寫格式應符合 GB7714－ 1987《文后參考文獻著錄規(guī)則》。層次代號格式見表 1和表 2。 目錄 目錄應包括論文中全部章節(jié)的標題及頁碼，含中、外文摘要；正文章、節(jié)題目； 參考文獻；致謝；附錄。單數(shù)頁眉的文字為“章及標題”；雙數(shù)頁眉的文字為“大學本科生畢業(yè)設計（論文）”。其中漢語言文學專業(yè)不少于 7 000字。 產(chǎn)品說明書、各類標準、各種報紙上刊登的文章及未公開發(fā)表的研究報告（著名的內(nèi)部報告如 PB、 AD報告及著名大公司的企 業(yè)技術(shù)報告等除外）不宜做為參考文獻引用。論文主體的內(nèi)容要求參照《大學本科生畢業(yè)設計（論文）的規(guī)定》第五章。 目錄 目錄應獨立成頁，包括論文中全部章、節(jié)的標題及頁碼。指導教師應加強指導，嚴格把關(guān)。 else q=39。event and clk=39。 entity disshk is port(clk: in std_logic。 else q=39。event and clk=39。 entity disshk is port(clk: in std_logic。 else q=39。event and clk=39。 entity disshk is port(clk: in std_logic。 c=co。139。co=39。 end entity 。 end if。139。 counts:=counts+1。 begin if clk39。 兩個時鐘信號 library ieee。event then bep=not bep。 entity beep is port( clk: in std_logic。 when others=du=11000000。 when0010=du=10100100。 when0110=du=00000010。 end case。 when 011=data=f3。 end entity。 end architecture。 architecture art of endslc is begin process(sel,wei1,wei2,out1,out2) begin if(sel=39。 use 。 end if。 hh1,hh2,mm1,mm2,h1,h2,m1,m2: in std_logic_vector(3 downto 0)。 致謝 感謝梁老師一學期的教導，老師嚴謹?shù)膽B(tài)度、嚴格的 要求以及強烈的專業(yè)素養(yǎng)都對我們有十分深刻的影響，使得我們學會精益求精，端正自己的學習態(tài)度。它不僅僅是一個學習新知識新方法的好機會，同時也是對我所學知識的一次綜合的檢驗和復習，使我明白了自己的缺陷所在，從而查漏補缺。 模擬時鐘電 路圖與實物圖 數(shù)字鐘實際上是一個對標準頻率（ 1HZ）進行計數(shù)的計數(shù)電路。 end process。 end if。139。 counts:=counts+1。 系統(tǒng)時鐘為 50MHZ begin if clk39。139。 end if。 when0100=du=10011001。 when1000=du=00000000。 case data is when0000=du=01000000。wei=101111。wei=111110。 naout,clkout : out std_logic_vector(2 downto 0))。co=39。139。定義 秒的端口 個位，十位 begin rclk=add xnor clk。139。139。秒計數(shù)器滿 60 后向分計數(shù)器進位 ,分計數(shù)器滿 60后向小時計數(shù)器進位 ,小時計數(shù)器按照“ 24 翻 1”規(guī)律計數(shù)。時間計數(shù)模塊由一系列的計數(shù)器進行級聯(lián)實現(xiàn)，包括六進制、十進制、二十四進制計數(shù)器。在具體設計時只要根據(jù)這些模塊各自的功能編寫程序就大大的提高工作效率。74LS47 是輸出低電平有效的七段字形譯碼器，它在這里與數(shù)碼管配合使用，下表列出了 74LS47 的真值表，表示出了它與數(shù)碼管之間的關(guān)系。因此，一般采用石英晶體振蕩器經(jīng)過分頻得到這一信號。設計規(guī)劃主要包括設計方式的選擇及是否進行模塊劃分。有專家認為，在新的世紀中，VHDL 于 Verilog 語言將承擔起大部分的數(shù)字系統(tǒng)設計任務。自頂向下的設計 方法將一個復雜的系統(tǒng)逐步分解成若干功能模塊，從而進行設計描述，并且應用 EDA 軟件平臺自動完成各功能模塊的邏輯綜合與優(yōu)化。 分模塊主 體為 60 進制的計數(shù)器 ， daout 為向動態(tài)掃描控制模塊提供分的個位和十位數(shù)據(jù)的信號。產(chǎn)生“滴答 .滴答”的報警聲音。 4）定時鬧鐘，實現(xiàn)整點報時，又揚聲器發(fā)出報時聲音，發(fā)出滴答的聲音。數(shù)字鐘可以由各種技術(shù)實 現(xiàn) ， 如單片機等 .利用可編程邏輯器件具有其他方式?jīng)]有的特點 ， 它具有易學 、方便 、 新穎 、 有趣 、 直觀設計與實驗項目成功率高 ， 理論與實踐結(jié)合緊密 ， 體積小 ， 容量大 ， I/O 口豐富 ， 易編程和加密等特點 。 關(guān)鍵詞：數(shù)字鐘，計數(shù)器，數(shù)碼管，模塊化設計 , VHDL 引言 本設計采用的 VHDL 是一種全方位的硬件描述語言 具有極強的描 述能力能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設計。 ................. 10 設計原理及流程圖 ................................................................................... 11 .............................................................................................. 12 .............................................................................................. 13 五、系統(tǒng)的模塊化設計 ................................................................................................... 13 軟件程序模塊化設計 ....................................................................................... 13 秒 /分 /時輸入模塊的軟件設計 .................................................................. 13 秒 /分 /時計數(shù)模塊的軟件設計 .................................................................. 14 模式選擇模塊的軟件設計 ........................................................................ 14 2 數(shù)碼管 .................................................................................................... 15 鬧鐘模塊的軟件設計 ............................................................................... 16 系統(tǒng)時鐘的軟件設計 ............................................................................... 18 硬件的測試 ..................................................................................................... 20 .........................................