【正文】 設(shè)計采用可編程邏輯器件實現(xiàn)。 本設(shè)計主要研究基于 FPGA 的數(shù)字鐘 ， 要求時間以 24 小時為一個周期 ,顯示時、分、秒。具有校時以及報時功能 ， 可以對時、分及秒進(jìn)行單獨校對 ， 使其校正到標(biāo)準(zhǔn)時間。 一、設(shè)計分析 設(shè)計要求 1）具有時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計時。 2）要求走時誤差不大于每天 10秒。 3）具有調(diào)節(jié)小時、分鐘，秒及清零的功能。 4）定時鬧鐘，實現(xiàn)整點報時，又揚聲器發(fā)出報時聲音，發(fā)出滴答的聲音。 可編程邏輯器件及外圍電子元器件，設(shè)計一個數(shù)字電子鐘，利用 EDA 軟件（ QUARTUS Ⅱ）進(jìn)行編譯及仿真，設(shè)計輸入可采用 VHDL 硬件描述語言輸入法）和原理圖輸入法，并下載到 EDA 實驗開發(fā)系統(tǒng)，連接外圍電路，完成實際測試。 性能指標(biāo)及功能設(shè)計性能指標(biāo) 1）時鐘計數(shù)：完成時、分、秒的正確計 時并且顯示所計的數(shù)字；對秒、分 60 進(jìn)制計數(shù)，即從 0 到 59 循環(huán)計數(shù)，時鐘 —— 24 進(jìn)制計數(shù)，即從 0 到23 循環(huán)計數(shù)，并且在數(shù)碼管上顯示數(shù)值。 2）時間設(shè)置：手動調(diào)節(jié)分鐘、小時，可以對所設(shè)計的時鐘任意調(diào)時間，這樣使數(shù)字鐘真正具有使用功能。我們可以通過實驗板上的鍵 7和鍵 4進(jìn)行任意的調(diào)整，因為我們用的時鐘信號均是 1HZ 的，所以每 LED 燈變化一次就來一個脈沖，即計數(shù)一次。 3）清零功能： reset 為復(fù)位鍵，低電平時實現(xiàn)清零功能，高電平時正常計數(shù)?？梢愿鶕?jù)我們自己任意時間的復(fù)位。 4）蜂鳴器在整點 時有報時信號產(chǎn)生，蜂鳴器報警。產(chǎn)生“滴答 .滴答”的報警聲音。，當(dāng)鬧鐘計數(shù)至我們預(yù)先設(shè)定的時間時，鬧鐘的鈴聲響起，以提示人們時間到了。 二、設(shè)計方案 本設(shè)計采用自頂向下的設(shè)計方法和模塊化設(shè)計方式，它由秒計數(shù)模塊，分 4 計數(shù)模塊，小時計數(shù)模塊，報警模塊，秒分時設(shè)置模塊和譯碼模塊，程序包， entity 模塊（頂層模塊）八部分組成。 優(yōu)點：設(shè)計簡單方便，層次清晰，工程的建立方便，無需單獨設(shè)計各個組件模塊產(chǎn)生原理圖文件后再進(jìn)行電路連接設(shè)計。 用頂層設(shè)計采用原理圖輸入設(shè)計、底層設(shè)計采用 VHDL 設(shè)計的原理圖與VHDL 混 合設(shè)計方法設(shè)計帶整點報時功能的數(shù)字鐘 ， 所以此設(shè)計可分為頂層與底層設(shè)計 ， 共分為六個模塊 。 即時模塊、分模塊、秒模塊、動態(tài)掃描控制模塊、段碼譯碼模塊和整點報時模塊。 秒模塊主體為 60 進(jìn)制的計數(shù)器 ， ss 為向動態(tài)掃描控制模塊提供秒的個位和十位數(shù)據(jù)的信號。 reset 為秒清零 ， mm 為分鐘進(jìn)位 ， 每 60 秒產(chǎn)生一個高電平的信號 ， 作為分模塊的時鐘輸入 ， clk 為秒模塊的時鐘輸入 ， 接 1Hz 脈沖信號 ， mm 為分鐘設(shè)置 ， 低電平是不影響秒模塊工作 ， 當(dāng)它為高電平時 ， mm 信號會隨之產(chǎn)生一個和 clk 頻率相同的信號 ， 達(dá)到調(diào)整分鐘 的目的。 分模塊主 體為 60 進(jìn)制的計數(shù)器 ， daout 為向動態(tài)掃描控制模塊提供分的個位和十位數(shù)據(jù)的信號。分鐘進(jìn)位 ， 每 60 分產(chǎn)生一個高電平的信號 ， 作為時模塊的時鐘輸入 ， 秒計數(shù)到 60時的進(jìn)位輸出信號 hh 和分鐘調(diào)整輸入信號 mm， 經(jīng)或關(guān)系后接分的脈沖輸入端 clk， clk1 為時調(diào)整脈沖 ， 接1Hz 脈沖 ， hh 時鐘設(shè)置 ， 低電平是不影響分模塊工作 ， 當(dāng)它為高電平時 ， mm信號會隨之產(chǎn)生一個和 clk 頻率相同的信號 ， 達(dá)到調(diào)整時的目的。 時模塊為一個 24 進(jìn)制的計數(shù)器 ， 動態(tài)掃描控制模塊提供秒的個位和十位數(shù)據(jù)的信號。分計數(shù)到 60 時的進(jìn)位輸出信號和時調(diào)整輸入信 號 ， 經(jīng)或關(guān)系后接時脈沖輸入端 clk。為向動態(tài)掃描控制模塊提供時的個位和十位數(shù)據(jù)的信號。 動態(tài)掃描模塊中為動態(tài)掃描控制模塊的脈沖輸入 ， 由外部脈沖發(fā)生電路提供 ， 頻率約為1kHz， sel0、 sel sel2 接外部 38譯碼器 74LS138 的輸入端 A、 B、 C， ss[6..0]、mm[6..0]、 hh[5..0]分別為秒模塊、分模塊、時模塊計數(shù)段碼輸出控制信號。該模塊實現(xiàn)時間的動態(tài)掃描顯示控制。 字系統(tǒng)采用自頂向下、由粗到細(xì)，逐步分解的設(shè)計方法，最頂層電路是指系統(tǒng)的整體要求，最下層是具體的邏輯電路實現(xiàn)。自頂向下的設(shè)計 方法將一個復(fù)雜的系統(tǒng)逐步分解成若干功能模塊，從而進(jìn)行設(shè)計描述，并且應(yīng)用 EDA 軟件平臺自動完成各功能模塊的邏輯綜合與優(yōu)化。利用 QuartusⅡ進(jìn)行具體設(shè)計編程、處理、檢查以及器件編程 三、設(shè)計環(huán)境 硬件設(shè)計環(huán)境 本設(shè)計使用 VHDL 硬件開發(fā)板，可編程邏輯器件 EP2C5Q208C8N 系列。設(shè)計過程中用到的外圍電路的以及設(shè)計條件： 5 可編程器件 EP2C5Q208C8N 及開發(fā)板系統(tǒng) CPLD – JTAG 接口 晶振和蜂鳴器 LED 數(shù)碼管顯示 獨立按鍵 撥碼開關(guān) 64 位的計算機(jī)一臺 軟件設(shè)計環(huán)境 QuartusⅡ軟件開發(fā)平臺（ 版本） Windows7 操作系統(tǒng) 硬件描述語言 VHDL VHDL 的簡介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生 于 1982 年。 1987 年底， VHDL 被IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和 VHDL 接口。此后 VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件 6 描述語言。 1993 年， IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。 VHDL 的特點 （ 1）用 VHDL 代碼而不是用原理圖進(jìn)行設(shè)計，意味著整個電路板的模型及性能可用計算機(jī)模擬進(jìn)行驗證。 （ 2) VHDL 元件的設(shè)計與工藝 u 無關(guān)，與工藝獨立，方便工藝轉(zhuǎn)換。 （ 3） VHDL 支持各種設(shè)計方法，自頂向下、自底向上或者混合的都可以。 （ 4）可以 進(jìn)行從系統(tǒng)級到邏輯級的描述，即混合描述。 （ 5） VHDL 區(qū)別于其他的 HDL，已形成標(biāo)準(zhǔn)，其代碼在不同的系統(tǒng)中可交換建模。 VHDL 的設(shè)計流程 1）設(shè)計規(guī)范的定義 明確這個系統(tǒng)有哪些設(shè)計要求，和你要想到達(dá)的目標(biāo)。 2）采用 VHDL 進(jìn)行設(shè)計描述 這部分包括設(shè)計規(guī)劃和程序的編寫。設(shè)計規(guī)劃主要包括設(shè)計方式的選擇及是否進(jìn)行模塊劃分。設(shè)計方式一般包括直接設(shè)計，自頂向下和自底向下設(shè)計，這個和其他軟件語言差不多。最重要還是模塊劃分。 3） VHDL 程序仿真 4）綜合、優(yōu)化和布局布線 綜合指的是 將設(shè)計描述轉(zhuǎn)化成底層電路的表示形式，其結(jié)果是一個網(wǎng)表或者是一組邏輯方程；優(yōu)化，這個主要是為了提高程序的執(zhí)行效率及減少資源的利用；布局布線，指的是將邏 7 輯關(guān)系轉(zhuǎn)化成電路連接的方式。 5）仿真 ，這個與 VHDL 程序仿真不同，這個不僅是對邏輯方面的驗證，還要進(jìn)行時序功能驗證。 6）器件編程 四、整體設(shè)計流圖 各模塊的原理性功能介紹 可編程器件 EP2C5Q208C8N CPLDJTAG 接口 晶振和蜂鳴器 晶體振蕩電路是構(gòu)成數(shù)字式時鐘的核心，它 保證了時鐘走時準(zhǔn)確及穩(wěn)定。晶體振蕩器它的作用是產(chǎn)生時間標(biāo)準(zhǔn)信號。數(shù)字鐘的精度主要取決于時間標(biāo)準(zhǔn)信號的頻率及其穩(wěn)定度。因此，一般采用石英晶體振蕩器經(jīng)過分頻得到這一信號。晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準(zhǔn)確的32768Hz 的方波信號，可保證數(shù)字鐘的走時準(zhǔn)確及穩(wěn)定。不管是指針式的電子鐘還是數(shù)字顯示的電子鐘都使用了晶體振蕩器電路 8 LED 數(shù)碼管顯示 譯碼是把給定的代碼進(jìn)行翻譯，本設(shè)計即是將時、分、秒計數(shù)器輸出的四位二進(jìn)制數(shù)代碼翻譯為相應(yīng)的十進(jìn)制數(shù)，并通過顯示器顯示。 譯碼為編碼的逆過程。它將編碼時賦予代碼的含義“翻譯”過來。實現(xiàn)譯。碼的邏輯電路成為譯碼器。譯碼器輸出與輸入代碼有唯一的對應(yīng)關(guān)系。74LS47 是輸出低電平有效的七段字形譯碼器，它在這里與數(shù)碼管配合使用，下表列出了 74LS47 的真值表，表示出了它與數(shù)碼管之間的關(guān)系。 譯碼是把給定的代碼進(jìn)行翻譯，本設(shè)計即是將時、分、秒計數(shù)器輸出的四位二進(jìn)制數(shù)代碼翻譯為相應(yīng)的十進(jìn)制數(shù)，并通過顯示器顯示，通常顯示器與譯碼器是配套使用的。我們選用的七段譯碼驅(qū)動器（ 74LS47）和 LA5611數(shù)碼管。 9 獨立按鍵 此次設(shè)計主要外部電路的觸發(fā)，每按一下將記一次數(shù)。 S1 校對秒的按鍵 S3 校對分的按鍵 S6 校對時的按鍵 多功能數(shù)字鐘的鬧鐘功能部分 通過按鍵 s1,s3,s6,設(shè)定鬧鐘時間 ， 當(dāng)時鐘進(jìn)入鬧鐘設(shè)定的時間 撥碼開關(guān) 此次設(shè)計撥碼開關(guān)的主要作用是清零，和選擇模式即狀態(tài)的切換 QuartusⅡ軟件開發(fā)平臺（ 版本） 本程序設(shè)計的是基于 VHDL 的數(shù)字時鐘，，采用采 用采用采用 EDA開發(fā)工具， VHDL 語言為硬件描述語言， QUARTUSII 作為程序的運行平臺，所開發(fā)的程序經(jīng)過調(diào)試運行，波形仿真驗證，初步實現(xiàn)了設(shè)計目標(biāo)。 10 設(shè)計的整體框架 在各個模塊都編譯通過的基礎(chǔ)上在頂層用原理圖的方法實現(xiàn)。 具體步驟如下： 1）確定總體結(jié)構(gòu) 這是在進(jìn)行系統(tǒng)具體編程設(shè)計之前就應(yīng)該做的工作。有了這一步，就對數(shù)字鐘的模塊有了了解。在具體設(shè)計時只要根據(jù)這些模塊各自的功能編寫程序就大大的提高工作效率。系統(tǒng)總體框圖如圖 1 所示。 2）系統(tǒng)功能分析 整個系統(tǒng) 以 Altera 的芯片為核心，外部設(shè)備比較簡單，只需要幾個撥碼開關(guān)和 6個數(shù)碼管，開關(guān)分別作系統(tǒng)復(fù)位和校時用， 6個數(shù)碼管分別顯示秒、分和小時。核心部分由 3 大模塊組成，即時間計數(shù)模塊、控制模塊和顯示模塊。在系統(tǒng)設(shè)計時將控制模塊和時間計數(shù)模塊集成在一起。時間計數(shù)模塊是通過計數(shù)產(chǎn)生秒、分和小時信號，顯示模塊對時間計數(shù)模塊產(chǎn)生的秒、分和小時的信號，通過時鐘掃描逐個在數(shù)碼管上顯示。校時功能主要是在計數(shù)器的設(shè)計上實現(xiàn)，通過設(shè)計正常計時和校時2 個選通完成正常計時和校時的切換。 3）系統(tǒng)核心模塊功能分析及實現(xiàn) ①時間計數(shù)模 塊。時間計數(shù)模塊由一系列的計數(shù)器進(jìn)行級聯(lián)實現(xiàn)，包括六進(jìn)制、十進(jìn)制、二十四進(jìn)制計數(shù)器。秒和分鐘的計數(shù)器的各位為十進(jìn)制計數(shù)器。小時位為二十四進(jìn)制計數(shù)器則由一個 VHDL 程序?qū)崿F(xiàn)。 ②顯示模塊。顯示模塊由一個沒有進(jìn)位的六進(jìn)制計數(shù)器、一個六選一選擇 11 器和一個七段譯碼管組成。六進(jìn)制計數(shù)器為六選一選擇器的選擇判斷提供輸入信號，六選一選擇器的選擇輸入端段分別接秒各位、分個位、分十位和小時位計數(shù)器的輸出，用來完成動態(tài)掃描顯示。 細(xì)化后的原理框圖： 設(shè)計原理及流程圖 數(shù)字電子鐘的邏輯框圖 如下，它由振蕩器、分頻器、計數(shù)器、譯碼器顯示器和校時電路組成。振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號 ,作為數(shù)字鐘的時間基準(zhǔn) ,然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒計數(shù)器滿 60 后向分計數(shù)器進(jìn)位 ,分計數(shù)器滿 60后向小時計數(shù)器進(jìn)位 ,小時計數(shù)器按照“ 24 翻 1”規(guī)律計數(shù)。計數(shù)器的輸出分別經(jīng)譯碼器送顯示器顯示。計時出現(xiàn)誤差時 ,可以用校時電路校時、校分 12 邏輯流程圖 13 狀態(tài)轉(zhuǎn)移圖 五、系統(tǒng)的模塊化設(shè)計 軟件程序模塊化設(shè)計 秒 /分 /時輸入模塊的軟件設(shè)計 60進(jìn)制 計數(shù)器（分、秒計數(shù)器）工作原理： “秒”計數(shù)器電路與“分”計數(shù)器電路都是 60 進(jìn)制，它由一級 10 進(jìn)制計數(shù)器和一級 6進(jìn)制計數(shù)器連接構(gòu)成，如圖三所示，采用兩片中規(guī)模集成電路 74LS90 串接起來構(gòu)成的“秒”、“分”計數(shù)器，實現(xiàn)時采用反饋清零法。（秒分時模塊程序一樣不再重復(fù)） architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。d 為置位，計數(shù)段為 100次 begin 14 if d =