【正文】 ——)=0 作用下，使譯碼器輸出全為高電平。其結(jié)果和加入滅燈信號(hào)的結(jié)果一樣，將 0 熄滅。 (4)RBO(———)：滅零輸出，它和滅燈輸入 BI(—)共用一端，兩者配合使用，可以實(shí)現(xiàn)多位數(shù)碼顯示的滅零控制。 譯碼器與顯示器的配套使用 譯碼是把給定的代碼進(jìn)行翻譯，本設(shè)計(jì)即是將時(shí)、分、秒計(jì)數(shù)器輸出的四位 二進(jìn)制數(shù)代碼翻譯為相應(yīng)的十進(jìn)制數(shù)，并通過(guò)顯示器顯示，通常顯示器與譯碼器是配套使用的。我們選用的七段譯碼驅(qū)動(dòng)器（ 74LS47）和數(shù)碼管（ LED）是共陽(yáng)極接法（需要輸出低電平有效的譯碼器驅(qū)動(dòng)）。譯碼顯示電路如圖 6 所示。 7 圖 6 譯碼顯示電路 （五）校時(shí)電路 RS 觸發(fā)器（見(jiàn)圖 7） 圖 7 基本 RS 觸發(fā)器 R(—) S(—) Q Q(—) 說(shuō) 明 0 1 1 0 1 1 0 0 0 1 0 或 1 1 1 0 1 或 0 1 置 0 置 1 保持原來(lái)狀態(tài) 不正常狀態(tài)， 0 信號(hào)消失后，觸發(fā)器狀態(tài)不定 無(wú)震顫開(kāi)關(guān)電路 無(wú)震顫開(kāi)關(guān)電路的原理：（見(jiàn)圖 8）當(dāng)開(kāi)關(guān) K 的刀扳向 1 點(diǎn)時(shí)， S(—)=0， R(—)=1，觸發(fā)器置 1。 S(—)端由于開(kāi)關(guān) K 的震顫而斷續(xù)接地幾次時(shí)，也沒(méi)有什么影響，觸發(fā)器置 1 后將保持 1 狀態(tài)不變。因?yàn)?K 震顫只是使 S(—)端離開(kāi)地，而不至于使 R(—)端接地，觸發(fā)器可靠置 1。 當(dāng)開(kāi)關(guān) K 從 S(—)端扳向 R(—)端時(shí)，有同樣的效果，觸發(fā)器可靠置 0。從 Q 端或 Q(—)端反映開(kāi)關(guān)的動(dòng)作，輸出電平是穩(wěn)定的。 校時(shí)電路的實(shí)現(xiàn)原理 8 當(dāng)電子鐘接通電源或者計(jì)時(shí)發(fā) 現(xiàn)誤差時(shí)，均需要校正時(shí)間。校時(shí)電路分別實(shí)現(xiàn)對(duì)時(shí)、分的校準(zhǔn)，由于 4 個(gè)機(jī)械開(kāi)關(guān)具有震顫現(xiàn)象，因此用 RS 觸發(fā)器作為去抖動(dòng)電路。采用 RS 基本觸發(fā)器及單刀雙擲開(kāi)關(guān)，閘刀常閉于 2 點(diǎn)，每搬動(dòng)一次產(chǎn)生一個(gè)計(jì)數(shù)脈沖，實(shí)現(xiàn)校時(shí)功能，電路如圖 8 所示。 圖 8 校時(shí)電路 （六）調(diào) 試 畢滿清等 .電子技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì) .北京 :機(jī)械工業(yè)出 版社 ,~132 這本書(shū)上很全 =============================================================================================================================================================================================================、 時(shí)鐘 vhdl vhdl 與數(shù)字電路設(shè)計(jì) vhdl數(shù)字系統(tǒng)設(shè)計(jì) vhdl 數(shù)字鐘程序 數(shù)字頻率計(jì) vhdl vhdl 數(shù)字鐘 vhdl數(shù)字鐘設(shè)計(jì) 數(shù)字鎖相環(huán) vhdl 數(shù) 字秒表 vhdl 我們做實(shí)驗(yàn)要用 把程序發(fā)到這里算了 `無(wú)錯(cuò)無(wú)警告 一、設(shè)計(jì)目的 ； ； FPGA 技術(shù)的層次化設(shè)計(jì)方法； VHDL 硬件描述語(yǔ)言的設(shè)計(jì)思想； 。 二、設(shè)計(jì)要求 基本要求： 24 小時(shí)計(jì)數(shù)顯示； 具有校時(shí)功能（時(shí)，分） ； 9 附加要求： 實(shí)現(xiàn)鬧鐘功能（定時(shí)，鬧響）； 三、源代碼 library ieee。 use 。 use 。 entity szz is port(clk:in std_logic。 clk1:in std_logic。 md1:in std_logic。 md2:in std_logic_vector(1 downto 0)。 speak:out std_logic。 dout:out std_logic_vector(6 downto 0)。 selout:out std_logic_vector(2 downto 0))。 end szz。 architecture one of szz is signal sel:std_logic_vector(2 downto 0)。 signal hou1:std_logic_vector(3 downto 0)。 signal hou2:std_logic_vector(3 downto 0)。 signal min1:std_logic_vector(3 downto 0)。 signal min2:std_logic_vector(3 downto 0)。 signal seth1:std_logic_vector(3 downto 0)。 signal seth2:std_logic_vector(3 downto 0)。 10 signal setm1:std_logic_vector(3 downto 0)。 signal setm2:std_logic_vector(3 downto 0)。 signal sec1:std_logic_vector(3 downto 0)。 signal sec2:std_logic_vector(3 downto 0)。 signal h1:std_logic_vector(3 downto 0)。 signal h2:std_logic_vector(3 downto 0)。 signal m1:std_logic_vector(3 downto 0)。 signal m2:std_logic_vector(3 downto 0)。 signal s1:std_logic_vector(3 downto 0)。 signal s2:std_logic_vector(3 downto 0)。 begin 模 6 計(jì)數(shù) choice:process(clk1) begin if clk139。event and clk1=39。139。 then if sel=101 then sel=000。 else sel=sel+1。 end if。 end if。 end process choice。 小時(shí)十位 11 h110:process(clk,hou2,min1,min2,sec1,sec2,md1,md2) begin if clk39。event and clk=39。139。 then if (hou1=0010 and hou2=0011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou1=0000。 elsif hou1=0010and hou2=0011and md1=39。039。 and md2=01 then當(dāng)時(shí)間為 23 點(diǎn)且處于校時(shí)狀態(tài)時(shí) hou1=0000。 elsif (hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001))or (hou2=1001and md1=39。039。 and md2=01) then hou1=hou1+1。 end if。 end if。 end process h110。 小時(shí)個(gè)位 h220:process(clk,min1,min2,sec1,sec2,md1,md2,hou1) begin if clk39。event and clk=39。139。 then if (hou1=0010 and hou2=0011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou2=0000。 elsif hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou2=0000。 12 elsif (hou2=1001and md1=39。039。 and md2=01)or (hou1=0010and hou2=0011) then hou2=0000。md=39。139。 elsif ((min1=0101 and min2=1001) and (sec1=0101 and sec2=1001))or (md1=39。039。 and md2=01) then hou2=hou2+1。speak=clk。 end if。 end if。 end process h220。 分鐘十位 m110:process(clk,min2,sec1,sec2,md1,md2) begin if clk39。event and clk=39。139。 then if (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then min1=0000。 elsif min1=0101and min2=1001and (md1=39。039。 and md2=00)then min1=0000。 elsif (min2=1001and (sec1=0101 and sec2=1001)) or (min2=1001and md1=39。039。 and md2=00)then min1=min1+1。 end if。 end if。end if。 end process m110。 分鐘個(gè)位 m220:process(clk,sec1,sec2,md1,md2) 13 begin if clk39。event and clk=39。139。 then if min2=1001and (sec1=0101 and sec2=1001)then min2=0000。 elsif min2=1001and (md1=39。039。 and md2=00)then min2=0000。 else if (sec1=0101 and sec2=1001) or(md1=39。039。 and md2=00)then min2=min2+1。 end if。 end if。end if。 end process m220。 秒十位 s110:process(clk) begin if clk39。event and clk=39。139。 then if (sec1=0101 and sec2=1001)then sec1=0000。 else if sec2=1001then sec1=sec1+1。 end if。 end if。end if。 end process s110。 秒個(gè)位 14 s220:process(clk) begin if clk39。event and clk=39。139。 then if sec2=1001 then sec2=0000。 else sec2=sec2+1。 end if。 end if。 end process s220。 時(shí)間設(shè)置小時(shí)部分 sethour1:process(clk,seth2) begin if clk39。event and clk=39。139。 then if seth1=0010and seth2=0011 then seth1=0000。 elsif seth2=1001 then seth1=seth1+1。 end if。 end if。 end process sethour1。 sethour2:process(clk,md1,md2,seth1) begin if clk39。event and clk=39。139。 then 15 if (seth1=0010and seth2=0011)or seth2=1001then seth2=0000。 elsif md1=39。139。 and md2=00 then seth2=seth2+1。 end if。 end if。 end process sethour2。 時(shí)間設(shè)置分鐘部分 setmin1:process(clk,setm2) begin if clk39。event and clk=39。139。 then if setm1=0101and setm2=1001then setm1=0000。 elsif setm2=1001then setm1=setm1+1。