【正文】 則揚(yáng)聲器發(fā)出蜂鳴聲。 (3)設(shè)置新的計(jì)時(shí)器時(shí)間：用戶用數(shù)字鍵輸入新的時(shí)間，然后按 TIME鍵確認(rèn)。在輸入過程中，輸入數(shù)字在顯示屏上從右到左依次顯示。 課題相關(guān)技術(shù)應(yīng)用 EDA 技術(shù)和硬件描述語言 VHDL 的基礎(chǔ)知識，通過對工程實(shí)例的系統(tǒng)分析、程 序設(shè)計(jì)和仿真，深入細(xì)致地討論了它們在數(shù)字系統(tǒng)設(shè)計(jì)中的廣泛應(yīng)用。電子設(shè)計(jì) 自動化 (Electronic Design Automation，即 EDA)技術(shù)是指包括電路系統(tǒng)設(shè)計(jì)、 系統(tǒng)仿真、設(shè)計(jì)綜合、 PCB 版圖設(shè)計(jì)和制版的一整套自動化流程。隨著計(jì)算機(jī)、 集成電路和電子設(shè)計(jì)技術(shù)的高速發(fā)展， 技術(shù)已經(jīng)滲透到百姓生活的各個(gè)角落， EDA 日益成為電子信息類產(chǎn)品的支柱產(chǎn)業(yè)。 秒表、彩燈控制器、搶答器、電梯控制器、出租車計(jì)費(fèi)器、微波爐控制器、 FIR 濾波器、 I2C 控制器、DDS、序列檢測器、自動售貨機(jī)、函數(shù)發(fā)生器、調(diào)制解 調(diào)器和 UART 等 15 個(gè)數(shù)字系統(tǒng)的 VHDL 設(shè)計(jì)范例，給用戶演示了數(shù)字電路的設(shè)計(jì) 方法和思路。 當(dāng)今電子產(chǎn)品正向功能多元化 ,體積最小化 ,功耗最低化的方向發(fā)展。它與傳 統(tǒng)的電子 7 產(chǎn)品在設(shè)計(jì)上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的 性能提高，體積縮小，功耗降低 .同時(shí)廣泛運(yùn)用現(xiàn)代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自 動化程度和競爭力，縮短研發(fā)周期。 EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求， 吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。 8 2 FPGA 簡介 FPGA 概述 FPGA 是現(xiàn)場可編程門陣列（ Field Programmable Gate Array）的簡稱， 與之相應(yīng)的 CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device） 的簡稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，所以有時(shí)可以忽略這兩 者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/PGFA。 CPLD/PGFA 幾乎能完成任何數(shù) 字器件的功能，上至高性能 CPU，下至簡單的 74 電路。它如同一張白紙或是一堆 積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系 統(tǒng)。 通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性， PCB 完成以后， 在 利用 CPLD/FPGA 的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動硬件電路。使用 CPLA/FPGA 開發(fā)數(shù)字 電路，可以大大縮短設(shè)計(jì)時(shí)間，減少 PCB 面積，提高系統(tǒng)的可靠性。這些優(yōu)點(diǎn)使 得 CPLA/FPGA 技術(shù)在 20 世紀(jì) 90 年代以后得到飛速的發(fā)展， 同時(shí)也大大推動了 EDA 軟件和硬件描述語言 HDL 的進(jìn)步。 FPGA 基本結(jié)構(gòu) FPGA 一般由 3 種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲器 SRAM 組 成。這 3 種可編程電路是：可編程邏輯模塊（ CLBConfigurable Logic Block）、 輸入 /輸出模塊（ IOBI/O Block）和互連資源（ IR— Interconnect Resource）。 可編程邏輯模塊 CLB 是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣 列，散布于整個(gè)芯片；可編程輸入 /輸出模塊（ IOB）主要完成芯片上的邏輯與外 部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連 接線段和一些可編程連接開關(guān)，它們將各個(gè) CLB 之間或 CLB、 IOB 之間以及 IOB 之間連接起來，構(gòu)成特定功能 的電路。 FPGA 編程原理 硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn) 方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB 并最終形成樣機(jī)。 CPLD/FPGA 軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。編程語言主要有 VHDL 和 Verilog 兩種硬件描述語言；編程工具主要是兩大廠家 Altera 和 Xilinx 的集成綜合 EDA 軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三 方工具（如 FPGA Express、 Modelsim、 Synposys SVS 等）。具體的設(shè)計(jì)輸入方 式有以下幾種： 語言方式。 HDL 既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它 不容易做到較高的工作速度和芯片利用率。用這種方式描述的項(xiàng)目最后所能達(dá)到 的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。 。可以分為電路原理圖描述，狀態(tài)機(jī)描述和波形描述 3 種形式。 有的軟件 3 種輸 9 入方法都支持，如 ActiveHDL。 MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。電路原理圖方式描述比較直觀和高 效，對綜 合軟件的要求不高。一般大都使用成熟的 IP 核和中小規(guī)模集成電路所搭成的現(xiàn) 成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用 率很高，但是但項(xiàng)目很大的時(shí)候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來 設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在 各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成 HDL 語言描述，送去綜 合軟件綜合到可編程邏輯器件的內(nèi)部。由于狀態(tài)機(jī)到 HDL 語言有一種標(biāo)準(zhǔn)的對應(yīng) 描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片 利用率主要取決于 綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸 出的波形關(guān)系。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取 決于綜合軟件。 FPGA 設(shè)計(jì)流程 一般說來，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè) 較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)， 這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛 采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以 在廠家綜合 庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu) 化的網(wǎng)絡(luò)表， 使工藝轉(zhuǎn)化變得輕而易舉。 10 3 總體設(shè)計(jì)思想 基本原理 數(shù)字鬧鐘電路的基本結(jié)構(gòu)由兩個(gè) 60進(jìn)制計(jì)數(shù)和一個(gè) 24進(jìn)制計(jì)數(shù)器組成，分別對秒、分、小時(shí)進(jìn)行計(jì)時(shí)，當(dāng)計(jì)時(shí)到 23時(shí) 59分 59秒時(shí)，再來一個(gè)計(jì)數(shù)脈沖，則計(jì)數(shù)器清零，重新開始計(jì)時(shí)。秒計(jì)數(shù)器的技術(shù)時(shí)鐘 CLK 為 HZ 的標(biāo)準(zhǔn)信號。當(dāng)數(shù)字鬧鐘處于計(jì)時(shí)狀態(tài)時(shí)，秒計(jì)數(shù)器的進(jìn)位輸出信號作為分鐘計(jì)數(shù)器的計(jì)數(shù)信號，分鐘計(jì)數(shù)器的進(jìn)位輸出信號又作為小時(shí)計(jì)數(shù)器的計(jì)數(shù)信號時(shí)、分、秒得 計(jì)時(shí)結(jié)果通過 6 個(gè)數(shù)碼管來動態(tài)顯示。因此，通過模式選擇信號 KEY KEY2 控制數(shù)字鐘的工作狀態(tài)，使其分別工作于正常計(jì)時(shí)，調(diào)整分、時(shí)和設(shè)定鬧鐘分、時(shí) 5個(gè)狀態(tài)。當(dāng)數(shù)字鬧鐘處于計(jì)時(shí)狀態(tài)時(shí)， 3個(gè)計(jì)數(shù)器允許計(jì)數(shù)，且秒、分、時(shí)計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號分別為 CLK，秒的進(jìn)位，分的進(jìn)位；當(dāng)數(shù)字鬧鐘處于鬧鐘定時(shí)狀態(tài)時(shí)，可以設(shè)定小時(shí)和分；當(dāng)計(jì)時(shí)到所設(shè)定的時(shí)刻時(shí)，驅(qū)動揚(yáng)聲器，持續(xù) 1分鐘。 設(shè)計(jì)框圖 系統(tǒng)框圖主要分為三部分： 第一部分為精準(zhǔn)秒脈沖產(chǎn)生電路，這里我們采用頻率為 的標(biāo)準(zhǔn)晶振搭成精準(zhǔn)的秒脈沖產(chǎn)生電路 ，為電子鐘提供精準(zhǔn)的秒脈沖輸入。 第二部分為 FPGA 核心控制電路，主要由型號為 EP3C25E144C8N 的芯片經(jīng)過編程以后，向譯碼顯示電路提供控制信號。 第三部分為譯碼顯示電路，由 4片 74LS47 驅(qū)動 4 個(gè) 7段數(shù)碼管，在核心控制電路輸出的控制信號的控制下，顯示相應(yīng)的時(shí)、分、秒。具體框圖如下圖 31所示。 圖 31 系統(tǒng)框圖 精 準(zhǔn) 秒 脈 沖 產(chǎn) 生 電 路 FPGA 核 心 控 制 電 路 譯 碼 顯 示 電 路 11 4 設(shè)計(jì)步驟和調(diào)試過程 總體設(shè)計(jì)電路 該數(shù)字鐘可以實(shí)現(xiàn) 3 個(gè)功能：計(jì)時(shí)功能、定點(diǎn)報(bào)時(shí)功能和重置時(shí)間功能，因此有 3個(gè)子模 塊：計(jì)時(shí)、報(bào)時(shí)（ speak）、重置時(shí)間 (sd1， sd2)。其中計(jì)時(shí)模塊有4 部分構(gòu)成：秒計(jì)時(shí)器（ s1）、分計(jì)時(shí)器 (m1)、時(shí)計(jì)時(shí)器 (h1)。秒計(jì)時(shí)器（ s1）是由一個(gè) 60 進(jìn)制的計(jì)數(shù)器構(gòu)成的 。 clk 為驅(qū)動秒計(jì)時(shí)器的時(shí)鐘， s1為秒計(jì)時(shí)器的輸出。分計(jì)時(shí)器（ m1）是由一個(gè) 60 進(jìn)制的計(jì)數(shù)器構(gòu)成的， s1 為驅(qū)動分計(jì)時(shí)器工作的時(shí)鐘； m1為分計(jì)時(shí)器的輸出；時(shí)計(jì)時(shí)器（ h1）是由一個(gè) 24進(jìn)制的計(jì)數(shù)器構(gòu)成的， m1 為驅(qū)動時(shí)計(jì)時(shí)器工作的時(shí)鐘， h1 為時(shí)計(jì)時(shí)器的輸出； 報(bào)時(shí)模塊（ speak）的功能是定時(shí)到時(shí)， speak 輸出高電平，并且持續(xù)一 段時(shí)間。 （ 1） 秒脈沖產(chǎn)生電路 如下圖 41 所示，由 的晶振產(chǎn)生經(jīng)過 CD4060 分頻產(chǎn)生精準(zhǔn)的秒脈沖。 圖 41 秒脈沖產(chǎn)生電路 （ 2） FPGA核心控制電路 對 EP1K30TC1443 進(jìn)行編程，輸出控制信號。 圖 42 FPGA 核心控制電路 （ 3） 譯碼顯示電路 如圖 43，由 CD4511 驅(qū)動 7段數(shù)碼管進(jìn)行顯示。 FPGA 控 制 芯片 EP1K30TC1443 12 圖 43 譯碼顯示電路 模塊設(shè)計(jì)和相應(yīng)模塊程序 （ 1）分計(jì)時(shí)器（ second1） 分鐘十位 m110:process(clk,min2,sec1,sec2,md1,md2) begin if clk39。event and clk=39。139。 then if (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then min1=0000。 elsif min1=0101and min2=1001and (md1=39。039。 and md2=00)then min1=0000。 elsif (min2=1001and (sec1=0101 and sec2=1001)) or (min2=1001and md1=39。039。 and md2=00) then min1=min1+1。 end if。 end if。end if。 end process m110。 分鐘個(gè)位 m220:process(clk,sec1,sec2,md1,md2) begin if clk39。event and clk=39。139。 then 13 if min2=1001and (sec1=0101 and sec2=1001) then min2=0000。 elsif min2=1001and (md1=39。039。 and md2=00) then min2=0000。 else if (sec1=0101 and sec2=1001) or(md1=39。039。 and md2=00)then min2=min2+1。 end if。 end if。end if。 end process m220。 （ 2） 時(shí)計(jì)時(shí)器（ hour1） 小時(shí)十位 h110:process(clk,hou2,min1,min2,sec1,sec2,md1,md2) begin if clk39。event and clk=39。139。 then if (hou1=00010 and hou2=00011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou1=00000。 elsif hou1=00010and hou2=00011and md1=39。039。 and md2=01 then 當(dāng)時(shí)間為 23 點(diǎn)且處于校時(shí)狀態(tài)時(shí) hou1=00000。 elsif (hou2=01001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001))or (hou2=01001and md1=39。039。 and md2=01) then hou1=hou1+1。 end if。 end if。 end process h110。 小時(shí)個(gè)位 h220:process(clk,min1,min2,sec1,sec2,md1,md2,hou1) begin if clk39。event and clk=39。139。 then if (hou1=00010 and hou2=00011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou2=00000。 elsif hou2=01001and(