【正文】 else if q2=0101 then k:=39。139。q2:=0000。q1:=0000。 elsif en=39。039。 then q1:=q1。 end if。 end if。 end if。 end if。 kk=k。 end process。 end one。 ?波形仿真： （ 4）、里程計數(shù)模塊 ①元件符號 : 10 ② VHDL 設(shè)計： library ieee。 use 。 use 。 entity distance is port(clks:in std_logic。 clr2:in std_logic。 Sf:in std_logic_vector(1 downto 0)。 k1:out std_logic_vector(3 downto 0)。 k2:out std_logic_vector(3 downto 0))。 end distance。 architecture one of distance is begin process(clks,clr2,sf) variable q1:std_logic_vector(3 downto 0)。 中間變量的定義 variable q2:std_logic_vector(3 downto 0 )。 begin if clr2=39。039。 then q1:=0000。q2:=0000。 該語句體現(xiàn)了復(fù)位按鈕的功能 elsif clks39。event and clks=39。139。 then case sf is when 00=q1:=q1。q2:=q2。 出租車行駛狀態(tài)下的里程計數(shù) when others = sf 為 00 時不進行加 if q21001 then q2:=q2+1。 else q2:=0000。q1:=q1+1。 ifq11001 then q1:=0000。 end if。 end if。 end case。 end if。 k2=q2。 k1=q1。 k2 是個位， k1 是十位 end process。 end。 ?波形仿真： （ 5） 、 車費計數(shù)模塊 11 ①元件符號 : ② VHDL 設(shè)計： LIBRARY IEEE。 USE 。 USE 。 ENTITY COUNTER1 IS PORT(CLK_DIV:IN STD_LOGIC。 CLR1:IN STD_LOGIC。 K:IN STD_LOGIC。 SS:IN STD_LOGIC。 SI:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 C2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 C3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COUNTER1。 ARCHITECTURE ONE OF COUNTER1 IS BEGIN PROCESS(CLK_DIV,CLR1,SI,SS) VARIABLE Q2: STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE Q3: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF SS=39。039。 THEN IF CLR1=39。039。 THEN Q2:=0000。Q3:=0000。 ELSIF CLK_DIV39。EVENT AND CLK_DIV=39。139。 THEN CASE SI IS WHEN 00 = IF K=39。039。 THEN Q2:=Q2。 Q3:=Q3。 ELSE IF K=39。139。 THEN IF Q21001 THEN Q2:=Q2+1。 ELSE Q2:=0000。 IF Q31001 THEN Q3:=Q3+1。 END IF。 END IF。 END IF。 END IF。 12 WHEN 01= Q2:=1001。Q3:=0000。 WHEN 10= IF Q21001 THEN Q2:=Q2+1。 ELSE Q2:=0000。 IF Q31001 THEN Q3:=Q3+1。 ELSE Q3:=0000。 END IF。 END IF。 WHEN 11= IF Q21000 THEN Q2:=Q2+2。 ELSE IF Q2=8 THEN IF Q31001 THEN Q2:=0000。 Q3:=Q3+1。 ELSE Q3:=0000。 END IF。 ELSE IF Q2=9 then IF Q31001 THEN Q2:=0001。 Q3:=Q3+1。 ELSE Q3:=0000。 END IF。 END IF。 END IF。 END IF。 WHEN OTHERS=NULL。 END CASE。 END IF。 ELSE IF CLR1=39。039。 THEN Q2:=0000。Q3:=0000。 ELSIF CLK_DIV39。EVENT AND CLK_DIV=39。139。 THEN CASE SI IS WHEN 00 =IF K=39。039。 THEN Q2:=Q2。Q3:=Q3。 ELSE IF K=39。139。 THEN IF Q21001 THEN Q2:=Q2+1。 ELSE Q2:=0000。 IF Q31001 THEN Q3:=Q3+1。 END IF。 END IF。 13 END IF。 END IF。 WHEN 01= Q2:=0001。Q3:=0001。 WHEN 10= IF Q21000 THEN Q2:=Q2+2。 ELSE IF Q2=8 then IF Q31001 THEN Q2:=0000。 Q3:=Q3+1。 ELSE Q3:=0000。 END IF。 ELSE IF Q2=9 THEN IF Q31001 THEN Q2:=0001。 Q3:=Q3+1。 ELSE Q3:=0000。 END IF。 END IF。 END IF。 END IF。 WHEN 11= IF Q20111 THEN Q2:=Q2+3。 ELSE IF Q2=7 THEN IF Q31001 THEN Q2:=0000。 Q3:=Q3+1。 ELSE Q3:=0000。 END IF。 ELSE IF Q2=8 THEN IF Q31001 THEN Q2:=0001。 Q3:=Q3+1。 ELSE Q3:=0000。 END IF。 ELSE IF Q2=9 THEN IF Q31001 THEN Q2:=0010。 Q3:=Q3+1。 ELSE Q3:=0000。 END IF。 ELSE Q2:=0000。 IF Q31001 THEN Q3:=Q3+1。 14 ELSE Q3:=0000。 END IF。 END IF。 END IF。 END IF。 END IF。 WHEN OTHERS=NULL。 END CASE。 END IF。 END IF。 C2=Q2。 C3=Q3。 END PROCESS。 END ONE。 ?波形仿真： （ 6）、 數(shù)碼管選擇模塊： ①元件符號 : ② VHDL 設(shè)計： library ieee。 use 。 use 。 use 。 entity seltime is port( clk,clr:in std_logic。 q1:in std_logic_vector(3 downto 0)。 q2:in std_logic_vector(3 downto 0)。 q3:in std_logic_vector(3 downto 0)。 q4:in std_logic_vector(3 downto 0)。 sel:out std_logic_vector(2 downto 0)。 dout:out std_logic_vector(3 downto 0))。 end。 15 architecture one of seltime is signal count :std_logic_vector(2 downto 0)。 begin sel=count。 process (clk,clr) begin if clr =39。139。 then count = 000。 elsif clk39。event and clk=39。139。 then if count = 011 then count = 000。 else count