【正文】 9。)then if(nh=39。139。and k=39。139。)then if(bhg=0010 and bhd=0011)then bhd=0000。bhg=0000。 elsif(bhd=1001)then bhd=0000。bhg=bhg+1。 elsif(bhd1001)then bhd=bhd+1。 end if。 end if。 end if。 end process。 process(f4) begin if(f439。event and f4=39。139。)then if(nm=39。139。and k=39。139。)then if(bmg=0101 and bmd=1001)then bmd=0000。bmg=0000。 elsif(bmd=1001)then bmd=0000。bmg=bmg+1。 elsif(bmd1001)then bmd=bmd+1。 end if。 end if。 end if。 end process。 process(f4) begin if(f439。event and f4=39。139。)then if(ns=39。139。 and k=39。139。)then if(bsg=0101 and bsd=1001)then bsd=0000。bsg=0000。 elsif(bsd=1001)then bsd=0000。bsg=bsg+1。 12 elsif(bsd1001)then bsd=bsd+1。 end if。 end if。 end if。 end process。 end behav。 選擇顯示控制模塊 顯示選擇控制模塊 library ieee。 use 。 use 。 use 。 entity pare is port(hh,hl,mh,ml,sh,sl,bhg,bhd,bmg,bmd,bsg,bsd :in std_logic_vector(3 downto 0)。 flashh,flashm,flashs,clk1,selct :in std_logic。 shh,shl,smh,line,sml,ssh,ssl :out std_logic_vector(3 downto 0))。 end pare 。 architecture behav of pare is begin line=1010。 process(clk1) begin if selct=39。139。then ssl=sl。 ssh=sh。 13 sml=ml。 smh=mh。 shl=hl。 shh=hh。 elsif selct=39。039。then ssl=bsd。 ssh=bsg。 sml=bmd。 smh=bmg。 shl=bhd。 shh=bhg。 end if。 if(clk1=39。139。 and flashs=39。139。)then ssl=1111。ssh=1111。 end if。 if(clk1=39。139。 and flashm=39。139。)then sml=1111。smh=1111。 end if。 if(clk1=39。139。 and flashh=39。139。)then shl=1111。shh=1111。 end if。 end process。 end behav 。 整點報時及鬧鐘 整點報時及鬧鐘 library ieee。 use 。 use 。 entity baoshi is port(mh,ml,sh,sl :in std_logic_vector(3 downto 0)。 out,f1024hz,f512hz,clk :in std_logic。 bell :out std_logic)。 end baoshi。 architecture behav of baoshi is 14 begin process(clk,mh,ml,sh,sl,f1024hz,f512hz) begin if(out=39。139。)then bell=clk。 elsif(mh=0101and ml=1001 )then if(sh=0101) then if(sl=1001) then bell=f1024hz。 elsif(sl=0001 or sl=0011 or sl=0101 or sl=0111)then bell=f512hz。 end if。 else bell=39。039。 end if。 elsif(ml1001or mh0101or sh0101 )then bell=39。039。 end if。 end process。 end behav。 分頻模塊 library ieee。 use 。 use 。 entity fenpin is port(clk:in std_logic。 f512,f4,f1:out std_logic)。 end fenpin。 architecture fen of fenpin is signal m:std_logic_vector(9 downto 0)。 begin process(clk) begin if(clk39。event and clk=39。139。)then 15 if m=1111111111then m=0000000000。 else m=m+39。139。 end if。 end if。 f512=m(0)。 f1=m(9)。 f4=m(7)。 end process。 end fen。 分頻仿真圖 動態(tài)顯示模塊 16 八選一 library ieee。 use 。 entity mux8_1 is port(D0,D1,D2,D3,D4,D5,D6,D7 :in std_logic_vector(3 downto 0)。 sel :in std_logic_vector(2 downto 0)。 Q: out std_logic_vector(3 downto 0))。 end mux8_1。 architecture arch of mux8_1 is begin process (D0,D1,D2,D3,D4,D5,D6,D7,SEL) begin case sel is when 000=Q=D0。 when 001=Q=D1。 when 010=Q=D2。 when 011=Q=D3。 when 100=Q=D4。 when 101=Q=D5。 when 110=Q=D6。 when 111=Q=D7。 when others=Q=XXXX。 end case。 end process。 end arch。 八進制計數(shù)器 library ieee。 use 。 entity mux8_1 is 17 port(D0,D1,D2,D3,D4,D5,D6,D7 :in std_logic_vector(3 downto 0)。 sel :in std_logic_vector(2 downto 0)。 Q: out std_logic_vector(3 downto 0))。 end mux8_1。 architecture arch of mux8_1 is begin process (D0,D1,D2,D3,D4,D5,D6,D7,SEL) begin case sel is when 000=Q=D0。 when 001=Q=D1。 when 010=Q=D2。 when 011=Q=D3。 when 100=Q=D4。 when 101=Q=D5。 when 110=Q=D6。 when 111=Q=D7。 when others=Q=XXXX。 end case。 end process。 end arch。 數(shù)碼管七段顯示 library ieee。 use 。 use 。 entity deled is port( num : in std_logic_vector(3 downto 0)。 a,b,c,d,e,f,g: out std_logic)。 end deled。 architecture art of deled is signal led :std_logic_vector(6 downto 0)。 begin process(num) begin case num is when 0000 = led=1111110。 when 0001 = led=0110000。 when 0010 = led=1101101。 when 0011 = led=1111001。 when 0100 = led=0110011。 when 0101 = led=1011011。 when 0110 = led=1011111。 18 when 0111 = led=1110000。 when 1000 = led=1111111。 when 1001 = led=1111011。 when 1111 = led=0000000。 when others= led=0000001。 end case。 end process。 a=led(6)。b=led(5)。c=led(4)。d=led(3)。 e=led(2)。f=led(1)。g=led(0)。 end art。 38 譯碼器 library ieee。 use 。 entity decode3_8 is port (a,b,c: in std_logic。 s1,s2,s3 :in std_logic。 y :out std_logic_vector(7 downto 0))。 end decode3_8。 architecture rtl of decode3_8 is signal ind :std_logic_vector(2 downto 0)。 begin ind=camp。bamp。a。 process(ind,s1,s2,s3) begin if(s1=39。139。and s2=39。039。and s3=39。039。) then case ind is when 000=y=00000001。 when 001=y=00000010。 when 010=y=00000100。 when 011=y=00001000。 when 100=y=00010000。 when 101=y=00100000。 when 110=y=01000000。 when 111=y=10000000。 when others =y=XXXXXXXX。 end case。 else y=00000000。 end if。 end process。 end rtl。 總仿真圖如下 19 五、 總結(jié)及體會 通過這次 VHDL 課程設(shè)計，我學(xué)到了很多，對于原本掌握的不好的數(shù)字邏輯相關(guān)知識，在課程設(shè)計具體實踐中有了很深刻的認(rèn)識，在對于 MAX+plusⅡ的操作上也有很大的提高，增加了操作的熟練程度，現(xiàn)在我已經(jīng)有信心做任何的設(shè)計課題。 在學(xué)到新知識的同時，我也認(rèn)識到了 VHDL 設(shè)計的困難性 最后，感謝老師們幫我處理一些解決不了的問題，還要感謝在我思維陷入困境時給予我指點，讓我獲得靈感的同學(xué)們，謝謝大家！ 14 大學(xué)本科生畢業(yè)設(shè)計 （論文） 撰寫規(guī)范 本科生 畢業(yè)設(shè)計（論文）是學(xué)生在畢業(yè)前提交的一份具有一定研究價值和實用價值的學(xué)術(shù)資料。它既是本科學(xué)生開始從事工程設(shè)計、科學(xué)實驗和科學(xué)研究的初步嘗試，也是學(xué)生在教師的指導(dǎo)下，對所進行研究的適當(dāng)表述，還是學(xué)生畢業(yè)及學(xué)位資格認(rèn)定的重要依據(jù)。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓(xùn)練環(huán)節(jié)之一，應(yīng)符合國家及各專業(yè)部門制定的有關(guān)標(biāo)準(zhǔn)，符合漢語語法規(guī)范。指導(dǎo)教師應(yīng)加強指導(dǎo)，嚴(yán)格把關(guān)。 論文結(jié)構(gòu)及要求 論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻(xiàn)、致謝和附錄等幾部分。 題目 論文題目應(yīng)恰當(dāng)、準(zhǔn)確地反映論 文的主要研究內(nèi)容。不應(yīng)超過 25 字，原則上不得使用標(biāo)點符號，不設(shè)副標(biāo)題。 摘要與關(guān)鍵詞 摘要 本科生畢業(yè)設(shè)計（論文）的摘要均要求用中、英兩種文字給出，中文在前。 摘