【正文】 p1=39。039。 ELSIF rising_edge(CLK) THEN IF temp=01011001THEN temp=00000000。 temp1=39。139。 ELSIF temp(3 DOWNTO 0)=1001THEN temp(7 DOWNTO 4)=temp(7 DOWNTO 4)+1。 temp(3 DOWNTO 0)=0000。 temp1=39。039。 ELSE temp=temp+1。 temp1=39。039。 7 END IF。 END IF。 END PROCESS。 process(CLK,temp) BEGIN IF rising_edge(CLK) THEN IF temp=01011001THEN temp1=39。139。 ELSE temp1=39。039。 END IF。 END IF。 END PROCESS。 DOUT=temp。 COUT=temp1。 END behave。 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY count24 IS PORT( CLK:IN STD_LOGIC。 CLR:IN STD_LOGIC。 EN:IN STD_LOGIC。 LD:IN STD_LOGIC。 DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END count24。 ARCHITECTURE behave OF count24 IS SIGNAL temp:STD_LOGIC_VECTOR(7 DOWNTO 0):=00000000。 BEGIN PROCESS(CLK,LD,CLR,DIN) BEGIN IF CLR=39。039。 THEN 8 temp=00000000。 ELSIF LD=39。039。 THEN temp=DIN。 ELSIF (rising_edge(CLK)) THEN IF temp=00100011THEN temp=00000000。 ELSIF temp(3 DOWNTO 0)=1001THEN temp(7 DOWNTO 4)=temp(7 DOWNTO 4)+1。 temp(3 DOWNTO 0)=0000。 ELSE temp=temp+1。 END IF。 END IF。 END PROCESS。 DOUT=temp。 END behave。 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY naozhong IS PORT( a,b,d: in STD_LOGIC。 e:OUT STD_LOGIC )。 END naozhong。 ARCHITECTURE behave OF naozhong IS signal c:std_logic。 BEGIN process(a,b) begin IF a=39。039。 then c=39。039。 elsif b=39。139。 then c=39。139。 end if。 end process。 9 process(c,d) begin if c=39。039。then e=39。039。 else e=d。 end if。 end process。 END behave。 LIBRARY IEEE。 USE 。 USE 。 ENTITY shumaguan IS PORT( a:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 b:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。 END shumaguan。 ARCHITECTURE behave OF shumaguan IS BEGIN PROCESS(a) BEGIN CASE a IS WHEN 0000=b=1111110。 WHEN 0001=b=0110000。 WHEN 0010=b=1101101。 WHEN 0011=b=1111001。 WHEN 0100=b=0110011。 WHEN 0101=b=1011011。 WHEN 0110=b=1011111。 WHEN 0111=b=1110000。 WHEN 1000=b=1111111。 WHEN 1001=b=1111011。 WHEN OTHERS=b=0000000。 END CASE。 END PROCESS。 END behave。 10 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY sram424 IS PORT( clk1,clk2,we,rd: IN STD_LOGIC。 WEADD:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 RDADD: IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 DIN:IN STD_LOGIC_VECTOR(23 DOWNTO 0)。 DOUT:OUT STD_LOGIC_VECTOR(23 DOWNTO 0) )。 END sram424。 ARCHITECTURE behave OF sram424 IS TYPE SEM IS ARRAY (0 to 3) OF STD_LOGIC_VECTOR(23 DOWNTO 0)。 signal AA:SEM。 BEGIN process(clk1,we,DIN) begin if rising_edge(clk1) then IF we=39。139。 then AA(CONV_INTEGER(WEADD))=DIN。 END IF。 end if。 end process。 process(clk2,rd,RDADD) begin if rising_edge(clk2) then IF rd=39。139。 then DOUT=AA(CONV_INTEGER(RDADD))。 END IF。 end if。 end process。 END behave。 11 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY dushu IS PORT( clk,d: in STD_LOGIC。 b: out STD_LOGIC。 e:OUT STD_LOGIC_vector(1 downto 0) )。 END dushu。 ARCHITECTURE behave OF dushu IS type sm is (st0,st1,st2,st3)。 signal cur_st,next_st:sm。 signal a:std_logic_vector(1 downto 0)。 signal c:std_logic。 BEGIN process(next_st,clk) begin if rising_edge(clk) then cur_st=next_st。 end if。 end process。 process(cur_st) begin case cur_st is when st0 = a=00。 if d=39。139。 then c=39。139。 next_st=cur_st。 else c=39。039。 next_st=st1。 end if。 when st1 = a=01。 if d=39。139。then c=39。139。 next_st=cur_st。 12 else c=39。039。 next_st=st2。 end if。 when st2 = a=10。 if d=39。139。 then c=39。139。 next_st=cur_st。 else c=39。039。 next_st=st3。 end if。 when st3 = a=11。 if d=39。139。 then c=39。139。 next_st=cur_st。 else c=39。039。 next_st=st0。 end if。 when others= next_st=st0。 end case。 end process。 b=c。 e=a。 END behave。 LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY fenpinqi IS PORT( a:in STD_LOGIC。 b:OUT STD_LOGIC )。 13 END fenpinqi。 ARCHITECTURE behave OF fenpinqi IS signal c:integer range 0 to 255。 signal d:std_logic。 BEGIN process(a) begin IF rising_edge(a) then if c=10 then d=not d。 c=0。 else c=c+1。 end if。 end if。 end process。 b=d。 END behave。 14 大學(xué)本科生畢業(yè)設(shè)計 （論文） 撰寫規(guī)范 本科生畢業(yè)設(shè)計（論文）是學(xué)生在畢