【正文】 為穩(wěn)定的事物，以其運(yùn)動(dòng)周期作為計(jì)時(shí)依據(jù)。比如月相、圭表、日 晷、機(jī)械鐘表、石英鐘、原子鐘等等，這些事物也就成為人們天然的或人工的計(jì)時(shí)器。計(jì)時(shí)器就是人們?cè)谝欢l件下，通過(guò)某個(gè)（種）變化事物的存在過(guò)程（尤其是周期性的）來(lái)衡量其它事物存在過(guò)程長(zhǎng)短的裝置。需要注意的是，任何計(jì)時(shí)器度量出的時(shí)間都是呈現(xiàn)其本身的存在過(guò)程，不一定代表其它事物的存在過(guò)程。雖然如此，人們還是可以在一定的條件下或通過(guò)一定的轉(zhuǎn)換，以某個(gè)計(jì)時(shí)器的運(yùn)行狀態(tài)來(lái)描述其它事物存在 7 過(guò)程的長(zhǎng)短或所處階段。比如以大約 365 個(gè)地球自轉(zhuǎn)周期（天）來(lái)對(duì)應(yīng) 1個(gè)地球公轉(zhuǎn)周期（年）、以大約 天來(lái)對(duì)應(yīng) 1個(gè)朔望月、用秒表來(lái)測(cè)量運(yùn)動(dòng)員的成績(jī)等等。 上述可以看出，時(shí)間概念不應(yīng)是人憑空杜撰出來(lái)的意識(shí)，時(shí)間概念來(lái)自于人們對(duì)各個(gè)（種）事物存在過(guò)程的認(rèn)識(shí)，并通過(guò)歸納總結(jié)而產(chǎn)生。因此時(shí)間概念對(duì)應(yīng)著客觀現(xiàn)實(shí) —— 事物的存在過(guò)程。人們除了對(duì)“東西” —— 以實(shí)物形態(tài)呈現(xiàn)的客觀事物，比如恒星、行星、分子、原子、細(xì)胞等認(rèn)識(shí)以后可以產(chǎn)生了相應(yīng)的概念，還可以對(duì)不是“東西”的非實(shí)物形態(tài)的客觀事實(shí)認(rèn)識(shí)以后產(chǎn)生相應(yīng)的概念。比如國(guó)際單位制中七個(gè)基本單位所對(duì)應(yīng)的物理量：時(shí)間、長(zhǎng)度、質(zhì)量、電流強(qiáng)度、溫度、發(fā)光強(qiáng)度、物質(zhì)的量，還有人們的空間、信息、意識(shí)等概念反映的也是非實(shí)物形態(tài) 的客觀事實(shí)。所以，如果有人以時(shí)間不是“東西”為由，就否認(rèn)時(shí)間概念的客觀性顯然是荒謬的。 計(jì)時(shí)器的發(fā)明與發(fā)展 如今我們只需瞧一下鐘就能說(shuō)出具體時(shí)間，我們把這看成是很自然的事。但在長(zhǎng)達(dá)幾千年的時(shí)間里，根本就沒(méi)有任何測(cè)定時(shí)間的精確方法。人們通過(guò)太陽(yáng)在天空中的位置，或者通過(guò)像日晷或沙漏這樣的裝置來(lái)判斷時(shí)間。在沙漏中，是通過(guò)沙子從一個(gè)雙頭玻璃容器中漏落下來(lái)來(lái)指示時(shí)間的。 至今為止，在中國(guó)歷史上有留下記載的四代計(jì)時(shí)器分別為：日晷、沙漏、機(jī)械鐘、石英鐘。 隨著時(shí)間的發(fā)展，人們對(duì)時(shí)間的精確度也在不斷地提高。繼 機(jī)械鐘 和 石英鐘 后又出現(xiàn)了分子時(shí)鐘與原子時(shí)鐘。據(jù)國(guó)外媒體報(bào)道，物理學(xué)家近日表示，一種新型的時(shí)鐘可以通過(guò)稱(chēng)重原子的方式計(jì)時(shí)。和標(biāo)準(zhǔn)的原子鐘相比，它的工作原理有著很大的不同，這種新型時(shí)鐘能更加精確地記錄時(shí)間。標(biāo)準(zhǔn)的原子鐘利用了原子吸收電磁輻射這一原理，如某些特定頻率的光，它的內(nèi)部結(jié)構(gòu)可以從一個(gè)量子態(tài)跳躍到另一個(gè)量子態(tài)。該時(shí)鐘本質(zhì)上就是將原子暴露在輻射中找到這種頻率的輻射，然后隨著時(shí)鐘滴答聲一直不停工作。原子鐘可以很好的保持官方世界時(shí)間的精確度，一億年內(nèi)的誤差小于 1 秒。 8 美國(guó)加州大學(xué)伯克利分校的物理學(xué)家霍爾格 穆勒說(shuō)，以另一種方 式記錄時(shí)間應(yīng)該是可行的。任何大規(guī)模粒子以量子波的形式描述時(shí)都是上下振蕩的，即使粒子并沒(méi)有移動(dòng)。原子的質(zhì)量越重其振蕩的頻率越高，這被稱(chēng)作康普頓頻率（ Compton frequency）。依此原理，量子振蕩可以用在記錄時(shí)間上。 而事實(shí)上，原子的康普頓頻率相當(dāng)之高，高到無(wú)法用任何電子計(jì)數(shù)器測(cè)量，美國(guó)加利福尼亞大學(xué)伯克利分校的博士后研究員藍(lán)劭宇（ ShauYu Lan）和他的同事采用先進(jìn)技術(shù)構(gòu)建了一臺(tái)基于單個(gè)銫原子的原子鐘，這臺(tái)設(shè)備能夠?qū)⑦@個(gè)原子超高的天然頻率拆分成更容易測(cè)量的量。 （ 【１】 數(shù)字電路 以及其與時(shí)鐘、時(shí)序的不可分割關(guān)系 用數(shù)字信號(hào)完成對(duì)數(shù)字量進(jìn)行算術(shù)運(yùn)算和邏輯運(yùn)算的電路稱(chēng)為數(shù)字電路，或數(shù)字系統(tǒng)。由于它具有邏輯運(yùn)算和邏輯處理功能，所以又稱(chēng)數(shù)字邏輯電路。現(xiàn)代的數(shù)字電路由半導(dǎo)體工藝制成的若干數(shù)字集成器件構(gòu)造而成。邏輯門(mén)是數(shù)字邏輯電路的基本單元。存儲(chǔ)器是用來(lái)存儲(chǔ)二進(jìn)制數(shù)據(jù)的數(shù)字電路。從整體上看，數(shù)字電路可以分為組合邏輯電路和時(shí)序邏輯電路兩大類(lèi)。 數(shù)字電路是以二值數(shù)字邏輯為基礎(chǔ)的，其工作信號(hào)是離散的數(shù)字信號(hào)。電路 中的電子晶體管工作于開(kāi)關(guān)狀態(tài)，時(shí)而導(dǎo)通，時(shí)而截止。 數(shù)字電路的發(fā)展與模擬電路一樣經(jīng)歷了由電子管、半導(dǎo)體分立器件到集成電路等幾個(gè)時(shí)代。但其發(fā)展比模擬電路發(fā)展的更快。從 60 年代開(kāi)始，數(shù)字集成器件以雙極型工藝制成了小規(guī)模邏輯器件。隨后發(fā)展到中規(guī)模邏輯器件；70 年代末，微處理器的出現(xiàn)，使數(shù)字集成電路的性能產(chǎn)生質(zhì)的飛躍。 數(shù)字集成器件所用的材料以硅材料為主，在高速電路中，也使用化合物半導(dǎo)體材料，例如砷化鎵等。 邏輯門(mén)是數(shù)字電路中一種重要的邏輯單元電路 。 TTL邏輯門(mén)電路問(wèn)世較早，其工藝經(jīng)過(guò)不斷改進(jìn)，至今仍為主要的基本 邏輯器件之一。隨著 CMOS工藝的發(fā)展， TTL 的主導(dǎo)地位受到了動(dòng)搖，有被 CMOS 器件所取代的趨勢(shì)。 近幾年來(lái)，可編程邏輯器件 PLD 特別是現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 的飛速進(jìn)步，使數(shù)字電子技術(shù)開(kāi)創(chuàng)了新局面，不僅規(guī)模大，而且將硬件與軟件相結(jié)合， 9 使器件的功能更加完善，使用更靈活。 數(shù)字電路或數(shù)字集成電路是由許多的邏輯門(mén)組成的復(fù)雜電路。與模擬電路相比，它主要進(jìn)行數(shù)字信號(hào)的處理（即信號(hào)以 0與 1兩個(gè)狀態(tài)表示），因此抗干擾能力較強(qiáng)。數(shù)字集成電路有各種門(mén)電路、觸發(fā)器以及由它們構(gòu)成的各種組合邏輯電路和時(shí)序邏輯電路。一個(gè)數(shù)字系統(tǒng)一般 由控制部件和運(yùn)算部件組成，在時(shí)脈的驅(qū)動(dòng)下，控制部件控制運(yùn)算部件完成所要執(zhí)行的動(dòng)作。通過(guò)模擬數(shù)字轉(zhuǎn)換器、數(shù)字模擬轉(zhuǎn)換器，數(shù)字電路可以和模擬電路互相連接。 （ 【２】 在數(shù)字電路的設(shè)計(jì)中，時(shí)序設(shè)計(jì)是一個(gè)系統(tǒng)性能的主要標(biāo)志，在高層次設(shè)計(jì)方法中，對(duì)時(shí)序控制的抽象度也相應(yīng)提高，因此在設(shè)計(jì)中較難把握，但在理解 RTL 電路時(shí)序模型的基礎(chǔ)上，采用合理的設(shè)計(jì)方法在設(shè)計(jì)復(fù)雜數(shù)字系統(tǒng)是行之有效的，通過(guò)許多設(shè)計(jì)實(shí)例證明采用這種方式 可以使電路的后仿真通過(guò)率大大提高，并且系統(tǒng)的工作頻率可以達(dá)到一個(gè)較高水平。 建立時(shí)間（ setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（ hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。（ 如圖 1） 數(shù)據(jù)穩(wěn)定傳輸必須滿(mǎn)足建立和保持時(shí)間的要求，當(dāng)然在一些情況下，建立時(shí)間和保持時(shí)間的值可以為零。 PLD/FPGA 開(kāi)發(fā)軟件可以自動(dòng)計(jì)算兩個(gè)相關(guān)輸入的建立 和保持時(shí)間（如圖 2）。 10 由此可見(jiàn)，時(shí)序和時(shí)間對(duì)于數(shù)字電路有著不可分割的關(guān)系 ，掌握好時(shí)序關(guān)系對(duì)數(shù)字電路的認(rèn)識(shí)、學(xué)習(xí)和設(shè)計(jì)會(huì)有這無(wú)法取代的作用。 項(xiàng)目設(shè)計(jì)介紹 1. FPGA簡(jiǎn)介 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 以硬件描述語(yǔ)言（ Verilog 或 VHDL）所完成的 電路 設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn) 單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測(cè)試，是現(xiàn)代 IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含 記憶元件例如觸發(fā)器（ Flip－ flop）或者其他更加完整的記憶塊。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把 FPGA 內(nèi)部的邏輯塊連接 11 起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品 FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以 FPGA 可以完成所需要的邏輯功能。 FPGA 一般來(lái)說(shuō)比 ASIC（專(zhuān)用集成電路）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，但是功耗較低。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的 FPGA。因?yàn)檫@些 芯片 有 比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于 ASIC的芯片上。另外一種方法是用 CPLD（ Complex Programmable Logic Device，復(fù)雜可編程邏輯器件 )。 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。 CPLD 和 FPGA 包括了一些相對(duì)大數(shù)量的可編輯邏輯單元。 CPLD 邏輯門(mén)的密度在幾千到幾萬(wàn)個(gè)邏輯單元之間，而 FPGA 通常是在幾萬(wàn)到幾百萬(wàn)。 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。 CPLD 是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè) 或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對(duì)少量的鎖定的寄存器組成。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。而 FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD 和 FPGA 另外一個(gè)區(qū)別是大多數(shù)的 FPGA 含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。因此一個(gè)有關(guān)的重要區(qū)別是很多新的FPGA 支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。一些 FPGA 可以讓設(shè)備的一部分重新編輯 而其他部分繼續(xù)正常運(yùn)行。 CPLD 和 FPGA 還有一個(gè)區(qū)別： CPLD下電之后，原有燒入的邏輯結(jié)構(gòu)不會(huì)消失；而 FPGA下電之后，再次上電時(shí)，需要重新加載 FLASH 里面的邏輯代碼，需要一定的加載時(shí)間。 早在 1980 年代中期， FPGA 已經(jīng)在 PLD 設(shè)備中扎根。 CPLD 和 FPGA 包括了一些相對(duì)大數(shù)量的可編輯邏輯單元。 CPLD 邏輯門(mén)的密度在幾千到幾萬(wàn)個(gè)邏輯單元之間，而 FPGA 通常是在幾萬(wàn)到幾百萬(wàn)。 12 CPLD 和 FPGA 的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。 CPLD 是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組 列和一些相對(duì)少量的鎖定的寄存器組成。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對(duì)連接單元高比率的優(yōu)點(diǎn)。而 FPGA 卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD 和 FPGA 另外一個(gè)區(qū)別是大多數(shù)的 FPGA 含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。因此一個(gè)有關(guān)的重要區(qū)別是很多新的FPGA 支持完全的或者部分的系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級(jí)或者動(dòng)態(tài)重新配置而改變。一些 FPGA 可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。 CPLD和 FPGA 還有一個(gè)區(qū)別： CPLD下電之后，原有燒入的邏輯結(jié)構(gòu)不會(huì)消失；而 FPGA下電之后，再次上電時(shí)，需要重新加載 FLASH 里面的邏輯代碼，需要一定的加載時(shí)間。 FPGA 對(duì)半導(dǎo)體產(chǎn)業(yè)最大的貢獻(xiàn)莫過(guò)于創(chuàng)立了無(wú)生產(chǎn)線(xiàn) (Fabless)模式。如今采用這種模式司空見(jiàn)慣，但是在 20多年前，制造廠被認(rèn)為是半導(dǎo)體芯片企業(yè)必須認(rèn)真考慮的主要競(jìng)爭(zhēng)優(yōu)勢(shì)。然而，基于過(guò)去和關(guān)系和直接、清晰的業(yè)務(wù)模式， Xilinx 創(chuàng)始人之一 Bernie Vonderschmitt 成功地使日本精工公司 (Seiko)確信利用該公司的制造設(shè)施來(lái)生產(chǎn) Xilinx 公司設(shè)計(jì)的芯片對(duì)雙方都是有利的，于是，無(wú)生產(chǎn)線(xiàn)模式誕生了。 未來(lái)，相信 FPGA 還將在更多方面改變半導(dǎo)體產(chǎn)業(yè) ! （ Opzk2R23KixIk5Kh5） 【３】 2. Verilog 簡(jiǎn)介 Verilog HDL 是一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數(shù)字系統(tǒng)之間 。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。 Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生 13 機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外， Verilog HDL 語(yǔ)言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 Verilog HDL 語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫(xiě)的模型能夠使用 Verilog 仿 真器進(jìn)行驗(yàn)證。語(yǔ)言從 C編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。 Verilog HDL 提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。但是， Verilog HDL 語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，這對(duì)大多數(shù)建模應(yīng)用來(lái)說(shuō)已經(jīng)足夠。當(dāng)然，完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。 Verilog HDL 就是在用途最廣泛的 C 語(yǔ)言的基礎(chǔ)上發(fā)展起來(lái)的一種硬件描述語(yǔ)言，它是由 GDA(Gateway Design Automation)公司的 PhilMoorby 在1983 年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn) 證工具，之后又陸續(xù)開(kāi)發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。 1985 年 Moorby 推出它的第三個(gè)商用仿真器VerilogXL,獲得了巨大的成功，從而使得 Verilog HDL 迅速得到推廣應(yīng)用。1989 年 CADENCE 公司收購(gòu)了 GDA公司，使得 VerilogHDL 成為了該公司的獨(dú)家專(zhuān)利。 1990年 CADENCE 公司公開(kāi)發(fā)表了 Verilog HDL,并成立 LVI 組織以促進(jìn) Verilog HDL 成為 IE