【正文】 ocess。 Y3=Y(3)。 第 4 路譯碼輸出 Y2=Y(2)。 第 3 路譯碼輸出 Y1=Y(1)。 第 2 路譯碼輸出 Y0=Y(0)。 第 1 路譯碼輸出 end rtl。 其時(shí)序仿真如圖 所示： 圖 譯碼器的時(shí)序仿真波形 時(shí)序發(fā) 生器 及其 VHDL 描述 時(shí)序信號(hào)產(chǎn)生器建模符號(hào)如圖 所示。其功能是產(chǎn)生四路時(shí)序信號(hào)，具體原理前面已介紹。圖中， B為輸入時(shí)鐘信號(hào) 。S3S0 為四路時(shí)序信號(hào)。 11 時(shí)序產(chǎn)生器的 VHDL 描述程序： library ieee。 use 。 entity shixusuccessful is 時(shí)序產(chǎn)生器實(shí)體名 port(B:in std_logic。 輸入 B為時(shí)鐘信號(hào) S3,S2,S1,S0:out std_logic)。 輸出四路時(shí)序信號(hào) end entity shixusuccessful。 architecture sx1 of shixusuccessful is ponent count32 調(diào)用庫元件 count32（計(jì)數(shù)器 ） port(X1:in std_logic。 E,D,C,B,A:out std_logic)。 end ponent。 ponent yimaqi 調(diào)用庫元件 yimaqi（譯碼器） port(F2,F1:in std_logic。 Y3,Y2,Y1,Y0:out std_logic)。 end ponent。 ponent nand0_1 調(diào)用庫元件 nand0_1 port(X2:in std_logic。 out2:out std_logic)。 end ponent。 signal in1,in2,in3,in4,in5,in6,in7:std_logic。 信號(hào)賦值語句 begin u1:nand0_1 port map(X2=B,out2=in1)。 例化 圖 時(shí)序信號(hào)產(chǎn)生器建模符號(hào) 12 u2:count32 port map(X1=in1,D=in2,E=in3)。 例化 u3:yimaqi port map(F1=in2,F2=in3,Y0=in4,Y1=in5,Y2=in6,Y3=in7)。 例化 u4:nand0_1 port map(X2=in4,out2=S0)。 例化 u5:nand0_1 port map(X2=in5,out2=S1)。 例化 u6:nand0_1 port map(X2=in6,out2=S2)。 例化 u7:nand0_1 port map(X2=in7,out2=S3)。 例化 end architecture sx1。 時(shí)序發(fā)生器的仿真波形及相位關(guān)系如圖 所示 圖 時(shí)序發(fā)生器的仿真波形及相位關(guān)系 count32 計(jì)數(shù)器的 VHDL 描述程序： library ieee。 use 。 use 。 entity count32 is 計(jì)數(shù)器實(shí)體名 port(X1:in std_logic。 E,D,C,B,A:out std_logic)。 end count32。 architecture rtl of count32 is signal count_5:std_logic_vector(4 downto 0)。 begin process(X1) begin if(X139。event and X1=39。139。) then 13 if(count_5=11111)then count_5=00000。 else count_5=count_5+1。 end if。 end if。 end process。 A=count_5(0)。 取第 1位輸出 B=count_5(1)。 取第 2位輸出 C=count_5(2)。 取第 3位輸出 D=count_5(3)。 取第 4位輸出 E=count_5(4)。 取第 5位輸出 end rtl。 nand0_1 非門的 VHDL 描述程序： library ieee。 use 。 entity nand0_1 is port(X2:in std_logic。 out2:out std_logic)。 end nand0_1。 architecture nand_0 of nand0_1 is begin out2=not X2。 end nand_0。 內(nèi)碼產(chǎn)生器 和內(nèi)碼控制器 及其 VHDL 描述 四個(gè)內(nèi)碼產(chǎn) 生 器可產(chǎn) 生 四路獨(dú)立的八位數(shù) 據(jù) 碼，并在內(nèi)碼控制器的控制下輸出相應(yīng)的數(shù) 據(jù) 碼，例如 :C, B, A 為三個(gè)地址控制端， Y7, Y6, Y5, Y4. Y3, Y2, Y1, Y0 為八位碼的輸出，則二者的關(guān)系如下 : 圖 內(nèi)碼產(chǎn)生器的建模符號(hào) 14 C B A 輸出 0 0 0 Y0 0 0 1 Y1 0 1 0 Y2 0 1 1 Y3 1 0 0 Y4 1 0 1 Y5 1 1 0 Y6 1 1 1 Y7 下面表 示的是其中一個(gè)內(nèi)碼產(chǎn)生器的 VHDL 描述語言，建模符號(hào)如圖 所示。每個(gè)內(nèi)碼產(chǎn)生器受分頻器和時(shí)序信號(hào)發(fā)生器的控制產(chǎn)生一路 8位數(shù)據(jù)碼，并且具有三態(tài)串行輸出功能。圖中， in0_0~in0_8 為 8位數(shù)據(jù)碼輸入，可通過輸入高、低電平設(shè)定 ； K3Kl 為對 8 位數(shù)據(jù)進(jìn)行選擇控制的控制碼，有 8 種狀態(tài)選擇 :SX0 為接時(shí)序信號(hào) ； out0 為內(nèi)碼串行數(shù)據(jù)輸出。其他三塊內(nèi)碼產(chǎn)生器的 VHDL描述語言基本與它的一致。 內(nèi)碼產(chǎn)生器的 VHDL 描述程序： library IEEE。 use 。 entity neimacs0 is 實(shí)體名 meimacs0（內(nèi)碼產(chǎn)生器） port(in0_8,in0_7,in0_6,in0_5,in0_4,in0_3,in0_2,in0_1,K3,K2,K1,sx0:in std_logic。 8位并行碼， 3 路內(nèi)碼控制， 1路時(shí)序信號(hào)輸入 out0:out std_logic)。 end entity neimacs0。 architecture nm0 of neimacs0 is ponent mux8_0 調(diào)用庫 元件 mux80 port(D7,D6,D5,D4,D3,D2,D1,D0,D,C,B:in std_logic。 y:out std_logic)。 end ponent。 15 ponent tri_gate0 調(diào)用庫元件 trgate0 port(din0,en:in std_logic。 dout0:out std_logic)。 end ponent。 signal I0:std_logic。 信號(hào)賦值語句 begin ul:mux8_0 port map(D7=in0_8,D6=in0_7,D5=in0_6,D4=in0_5,D3=in0_4, 例化 D2=in0_3,D1=in0_2,D0=in0_1,D=K3,C=K2,B=K1,Y=I0)。 例化 u2:tri_gate0 port map(din0=I0,en=sx0,dout0=out0)。 例化 end architecture nm0。 內(nèi)碼控制器 VHDL 描述 ： library ieee。 use 。 entity mux8_0 is 8 位并行轉(zhuǎn)一路串行碼控制器實(shí)體名 port(D7,D6,D5,D4,D3,D2,D1,D0:in std_logic。 D,C,B:in std_logic。 y:out std_logic)。 end mux8_0。 architecture rtl of mux8_0 is signal sel:std_logic_vector(2 downto 0)。 begin sel=Damp。Camp。B。 with sel select y=D0 when 000, D1 when 001, D2 when 010, D3 when 011, D4 when 100, D5 when 101, D6 when 110, 16 D7 when 111, 39。039。 when others。 end rtl。 輸出電路 及三態(tài)門 VHDL 描述 在時(shí)序 發(fā) 生器產(chǎn)生的四路時(shí)序信號(hào)的控制下 (時(shí)序與內(nèi)碼相與 )，按順序依次將四路數(shù) 據(jù) 碼接入同一通道，形成了一路串行碼，從而完成 了四路數(shù)據(jù)碼的復(fù)用。實(shí)現(xiàn)的關(guān)鍵是三態(tài)與門的利用，就是當(dāng)時(shí)序信號(hào)的上升沿到來，并且在高電平持續(xù)時(shí)間內(nèi)。相應(yīng)的八位碼以 Y0, Y1,Y2, Y3, Y4, Y5, Y6, Y7 的順序依次輸出，而在其他情況下則以高阻的形態(tài)出現(xiàn)，當(dāng)經(jīng)過一個(gè)時(shí)序周期 (即 32 個(gè)碼元 )后，就輸出了一幀串行碼 .從而實(shí)現(xiàn)了四路數(shù)據(jù)碼元的復(fù)用。 其中三態(tài)門的建模如圖 所示 三態(tài)門的 VHDL 描述程序如下： library ieee。 use 。 entity tri_gate0 is 三態(tài)門實(shí)體名 port(din0,en:in std_logic。 dout0:out std_logic)。 end tri_gate0。 architecture zas of tri_gate0 is begin dout0=din0 when en=39。139。 else 39。Z39。 end zas。 圖 三態(tài)門的 VHDL 建模符號(hào) 17 三態(tài)門的時(shí)序仿真波形圖 ： 圖 三態(tài)門的時(shí)序仿真波形 三．四路復(fù)用器系統(tǒng)的 VHDL 總程序及仿真 四路復(fù)用器系統(tǒng)的模塊鏈接程序 以下 VHDL 源程序包括四路同步復(fù)用器的子 模塊鏈接程序 (即庫元件調(diào)用程序和例化程序 )及部分子模塊程序。 基帶發(fā)信系統(tǒng)的子模塊鏈接程序： library ieee。 use 。 use 。 entity fujieqiall is 復(fù)接器實(shí)體名 port(clk,ena,a0,a1,a2,a3,a4,a5,a6,a7, b0,b1,b2,b3,b4,b5,b6,b7,c0,c1,c2,c3,c4,c5,c6,c7, d0,d1,d2,d3,d4,d5,d6,d7:in std_logic。 s0,s1,s2,s3,fujiout:out std_logic)。 端口設(shè)置 end fujieqiall。 architecture ff of fujieqiall is ponent count16 調(diào)用計(jì)數(shù)器 port(clk:in std_logic。 D,C,B,A:out std_logic)。 end ponent。 ponent neimacs0 調(diào)用內(nèi)碼產(chǎn)生器 port(in0_8,in0_7,in0_6,in0_5,in0_4,in0_3,in0_2,in0_1, K3,K2,K1,sx0:in std_logic。 18 out0:out std_logic)。 end ponent。 ponent shixusuccessful 調(diào)用時(shí)序發(fā)生器 port(B:in std_logic。 S3,S2,S1,S0:out std_logic)。 end ponent。 ponent men 調(diào)用門器件 port(in1:in std_logic。 out1:out std_logic)。 end ponent。 ponent andmen 調(diào)用四與門 port(in1,in2,in3,in4:in std_logic。 outp:out std_logic)。 end ponent。 ponent djhlatch 調(diào)用 D 觸發(fā)器 port(D,ena:in std_logic。 q1:out std_logic)。 end ponent。 signal w1,w2,w3,w4,w5