【正文】 一個(gè)完全集成化，易學(xué)易用的可編程邏輯設(shè)計(jì)環(huán)境。它提供了功能強(qiáng)大，直觀便捷和操作靈活的原理圖輸入設(shè)計(jì)功能，同時(shí)還配備了適用于各種需要的元件庫(kù) ，其中包含基本邏輯元件庫(kù)（如與非門、反向器、觸發(fā)器等），宏功能元件（包含了幾乎所有 74 系列的器件）以及功能強(qiáng)大、性能良好的類似于核的兆功能塊庫(kù)，但更為重要的是它提供了使用方便，精度良好的時(shí)序仿真器，能夠?qū)ο到y(tǒng)中任一元件的功能進(jìn)行精確的時(shí)序仿真，精度達(dá) ，非常準(zhǔn)確。 Max Plus II 開發(fā)系統(tǒng)是一個(gè)完全集成化、易學(xué)易用的可編程邏輯器件設(shè)計(jì)和開發(fā)系統(tǒng)，它提供了一種真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。它所提供的靈活性和高效性是無(wú)可比擬的，其豐富的圖形界面，輔之以完整的、可即時(shí)訪問(wèn)的在線文檔，使設(shè)計(jì)人員能夠輕松、愉快地掌握和使用 Max Plus II 軟件。 Max Plus II 支持靈活多樣的輸入方式：原理圖輸入、硬件描述語(yǔ)言輸入、波形輸入，以及層次設(shè)計(jì)輸入。 Max Plus II 的設(shè)計(jì)輸入、處理和校驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試進(jìn)程。它提供豐富的庫(kù)單元供設(shè)計(jì)者使用，包括 74 系列的全部器件、多種特殊的邏輯宏功能（ macrofunction）和參數(shù)化功能模塊（ LPM: Library of Parameterized 8 Modules），但更為重要的是 Max Plus II 還提供了 原理圖輸入多層次設(shè)計(jì)功能，使得用戶能設(shè)計(jì)更大規(guī)模的電路系統(tǒng)，以及使用方便、精度良好的時(shí)序仿真器。與傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)相比， Max Plus II 提供靈活多樣的層次化輸入設(shè)計(jì)功能，具有顯著的優(yōu)勢(shì)： 1．能進(jìn)行任意層次的數(shù)字系統(tǒng)設(shè)計(jì)。傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)只能完成單一層次的設(shè)計(jì)，使設(shè)計(jì)者無(wú)法了解和實(shí)現(xiàn)多層次的硬件數(shù)字系統(tǒng)設(shè)計(jì)； 2．對(duì)系統(tǒng)中的任一層次或任一元件的功能進(jìn)行精確的時(shí)序仿真，精度達(dá) ，因此能發(fā)現(xiàn)對(duì)系統(tǒng)可能產(chǎn)生不良影響的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象； 3．通過(guò)時(shí)序仿真，能迅速定位電路系統(tǒng)的錯(cuò)誤所在，并隨時(shí)糾正； 4．能對(duì)設(shè)計(jì)方案進(jìn)行隨時(shí)更改，并儲(chǔ)存設(shè)計(jì)過(guò)程中所有的電路和測(cè)試文件入檔； 5．通過(guò)編譯和下載，能在 FPGA 或 CPLD 上對(duì)設(shè)計(jì)項(xiàng)目隨時(shí)進(jìn)行硬件測(cè)試驗(yàn)證； 6．如果使用 FPGA 和配置編程方式，將不會(huì)有器件損壞和損耗問(wèn)題； 7．符合現(xiàn)代電子設(shè)計(jì)技術(shù)規(guī)范。傳統(tǒng)的數(shù)字電路實(shí)驗(yàn)利用手工連線的方法完成元件連接，容易對(duì)學(xué)習(xí)者產(chǎn)生誤導(dǎo)，以為只要將元件間的引腳用引線按電路圖連上即可，而不必顧及引線長(zhǎng)短，粗細(xì)彎曲方式，可能產(chǎn)生的分布電感和電容效應(yīng)，以及電磁兼容性等等十分重要的問(wèn)題。 Max Plus II 還提供設(shè)計(jì)校驗(yàn)的仿真器，其 中包括功能仿真和時(shí)序仿真。仿真器的靈活性很強(qiáng)電路設(shè)計(jì)完成后，需要驗(yàn)證電路設(shè)計(jì)的邏輯功能是否正確。這是一項(xiàng)簡(jiǎn)單的邏輯檢查，可采用功能仿真，這對(duì)于初步的邏輯功能檢測(cè)非常方便。功能檢查完成后，可進(jìn)行時(shí)序仿真。 Max Plus II 的時(shí)序分析程序可以計(jì)算點(diǎn)到點(diǎn)的器件延時(shí)，確定器件引腳上的建立時(shí)間和保持時(shí)間要求，還可計(jì)算最高時(shí)鐘頻率。 用 Max Plus II 軟件進(jìn)行邏輯設(shè)計(jì)的步驟包括： 1．根據(jù)所選課題的任務(wù)和設(shè)計(jì)指標(biāo)要求，確定總體設(shè)計(jì)方案，畫出總體方案的系統(tǒng)框圖 ； 2．進(jìn)行底層單元電路分析及輸入設(shè)計(jì)、編譯、仿真； 3．利用已編譯正確的底層單元電路模塊，畫出頂層電路的原理圖 ，進(jìn)行編譯調(diào)試和仿真測(cè)試； 4．撰寫設(shè)計(jì)報(bào)告。 Max Plus II 的設(shè)計(jì)流程可以用如下圖 所示： 9 圖 Max Plus II 設(shè)計(jì)流程 從圖 可清晰了解到 Max Plus II 提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。他包括設(shè)計(jì)輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取、編輯文件匯編以及編程下載 9個(gè)步驟 。 圖形成VHDL編輯器 編譯網(wǎng)表提取 數(shù)據(jù)庫(kù)建立 邏輯綜合 邏輯分割 匹配 延 時(shí)網(wǎng)表提取 編輯文件匯編 編輯器 10 1 設(shè)計(jì)說(shuō)明書 6 邏輯綜合 2 建立 VHDL 行為模塊型 7 測(cè)試向量生成 3 VHDL 行為仿真 8 功能仿真 4 VHDLRTL 級(jí)建模 5 前端功能仿真 設(shè)計(jì)完 成 11 硬件測(cè)試 9 結(jié)構(gòu)綜合 10 門級(jí)時(shí)序仿真 3 十六路彩燈控制器詳細(xì)設(shè)計(jì) 在 21 世紀(jì)的今天，汽車已經(jīng)逐漸為越來(lái)越多的人們所擁有，在家庭中的普及率不斷提高，大大的方便了我們的生活。汽車尾燈由六支只 LED 燈組成，它是汽車電子電路系統(tǒng)的重要組成部分。 .本文采用 EDA 技術(shù)，利用 Max Plus II 工作平臺(tái)和 VHDL 設(shè)計(jì)語(yǔ)言，設(shè)計(jì)了一個(gè)十六路彩燈控制器芯片，該芯片具有六種花型循環(huán)變化，有清零開關(guān)，并且可以選擇快慢兩種節(jié)拍的功能。 設(shè)計(jì)方案 用 VHDL 進(jìn)行設(shè)計(jì)，首先應(yīng)該理解， VHDL 語(yǔ)言是一種全方位硬件 描述語(yǔ)言，包括系統(tǒng)行為級(jí)，寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次。應(yīng)充分利用 VHDL“自頂向下 ”的設(shè)計(jì)優(yōu)點(diǎn)以及層次化的設(shè)計(jì)概念，層次概念對(duì)于設(shè)計(jì)復(fù)雜的數(shù)字系統(tǒng)是非常有用的，它使得我們可以從簡(jiǎn)單的單元入手，逐漸構(gòu)成龐大而復(fù)雜的系統(tǒng)。應(yīng)用 VHDL 進(jìn)行自頂向下的設(shè)計(jì)，是采用可完全獨(dú)立于目標(biāo)器件芯片物理結(jié)構(gòu)的硬件描述語(yǔ)言。就是使用VHDL 模型在所有綜合級(jí)別上對(duì)硬件設(shè)計(jì)進(jìn)行說(shuō)明、建模和仿真測(cè)試。其設(shè)計(jì)流程如圖 所示： 圖 VHDL 自頂向下設(shè)計(jì)流程 基于可編程邏輯器件 CPLD/FPGA 的芯片，使用硬件描述 語(yǔ)言（ VHDL）設(shè)計(jì)一個(gè) 11 十六路彩燈控制器芯片，并進(jìn)行計(jì)算機(jī)仿真和編程下載。要求該十六路彩燈控制器芯片能夠?qū)崿F(xiàn)如下功能：六種花型循環(huán)變化，有清零開關(guān)，并且可以選擇快慢兩種節(jié)拍的功能。 本文設(shè)計(jì)一個(gè)十六路彩燈控制器，六種花型循環(huán)變化，有清零開關(guān)，并且可以選擇快慢兩種節(jié)拍．根據(jù)系統(tǒng)設(shè)計(jì)要求可知，整個(gè)系統(tǒng)共有三個(gè)輸入信號(hào)：控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào) CLK—IN ，系統(tǒng)清零信號(hào) CLR，彩燈節(jié)奏快慢選擇開關(guān)CHOSE—KEY；共有 16 個(gè)輸出信號(hào) LED[15．． 0]，分別用于控制十六路彩燈．根據(jù)以上設(shè)計(jì)要求，我們可將整 個(gè)彩燈控制器 CDKZQ 分為兩大模塊：時(shí)序控制電路 SXKZ 和顯示控制電路 XSKZ， 整個(gè)十六路彩燈控制系統(tǒng)設(shè)計(jì)的模塊圖如圖 所示： 圖 十六路彩燈控制器圖 該框圖的實(shí)現(xiàn)功能如下： CHOSE—KEY 是彩燈節(jié)奏快慢選擇開關(guān)，高電平有效，用于選擇彩燈節(jié)奏的快慢。 CLK—IN 是控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)，任意頻率的脈沖，作為時(shí)鐘信號(hào)使用。 CLR 是系統(tǒng)清零信號(hào)，高電平有效，用于恢復(fù)系統(tǒng)的原始狀態(tài)。 LED[15．． 0]是 16 個(gè)輸出信號(hào)，高電平有效，分別用于顯示不同控制情況下十六路彩燈顯示狀態(tài)。 設(shè)計(jì)原理 系統(tǒng)的工作原理如下：時(shí)序控制電路 SXKZ 根據(jù)輸入信號(hào) CLK—IN， CLR，CHOSE—KEY 產(chǎn)生符合一定要求的、供顯示控制電路 XSKZ 使用的控制時(shí)鐘信號(hào)，而顯示控制電路 XSKZ 則根據(jù)時(shí)序控制電路 SXKZ 輸入的控制時(shí)鐘信號(hào)，輸出 6 中花型循環(huán)變化的、控制十六路彩燈工作的控制信號(hào)，這些控制信號(hào)加上驅(qū)動(dòng)電路一起控制彩燈工作。 模塊設(shè)計(jì) （ 1） 時(shí)序控制電路 SXKZ 模塊 在設(shè)計(jì)時(shí)序控制電路 SXKZ 模塊時(shí)，可利用數(shù)器來(lái)產(chǎn)生所需的控制時(shí)鐘信號(hào) CLK。 12 具體過(guò)程是這樣的，在 CLK—IN 作用 下，計(jì)數(shù)器開始計(jì)數(shù)，當(dāng)計(jì)數(shù)器過(guò)到分頻值時(shí)，對(duì)計(jì)數(shù)器進(jìn)行清零，同時(shí)使輸出信號(hào)反相，從而實(shí)現(xiàn)對(duì) CLK—IN 的分頻。 時(shí)序控制電路 SXKZ 模塊的設(shè)計(jì)思路如下圖 所示： 圖 時(shí)序控制電路 SXKZ 模塊設(shè)計(jì)圖 其中 CHOSE—KEY 是彩燈節(jié)奏快慢選擇開關(guān)，用于選擇彩燈節(jié)奏的快慢。CLK—IN 是控制彩燈節(jié)奏快慢的基準(zhǔn)時(shí)鐘信號(hào)，任意頻率的脈沖，作為時(shí)鐘信號(hào)使用。CLR 是系統(tǒng)清零信號(hào)，低電平有效，用于恢復(fù)系統(tǒng)的原始狀態(tài)。 CLK 是輸出信號(hào)，高電平有效。 時(shí)序控制電路 SXKZ 模塊的 VHDL 程序主要代碼 如下： BEGIN IF CLR=39。139。 THEN //當(dāng) CLR=39。139。時(shí)清零，否則正常工作 CLLK=39。039。TEMP:=000。 ELSIF RISING_EDGE(CLK_IN) THEN IF CHOSE_KEY=39。139。 THEN //當(dāng) CHOSE_KEY=39。139。時(shí)產(chǎn)生基準(zhǔn)時(shí)鐘頻率的 1/4的時(shí)鐘信號(hào)， IF TEMP=011 THEN TEMP:=000。 CLLK=NOT CLLK 。 ELSE TEMP:=TEMP+39。139。 END IF。 // 當(dāng) CHOSE_KEY=39。039。時(shí)基準(zhǔn)時(shí)鐘頻率的 1/8 的時(shí)鐘信號(hào) ELSE IF TEMP=111 THEN TEMP:=000。 CLLK=NOT CLLK 。 ELSE TEMP:=TEMP+39。139。 END IF。 END IF。 END IF。 END PROCESS。 13 （ 2） 顯示控制電路 XSKZ 模塊 在設(shè)計(jì)顯示控制電路 XSKZ 模塊 時(shí)，可利用常數(shù)來(lái)定義輸出的 6 種花色，同時(shí)采用狀態(tài)機(jī)來(lái)設(shè)計(jì) 6 種花色號(hào)的循環(huán)變化。 顯示控制電路 XSKZ 模塊的設(shè)計(jì)思路 如下圖 所示： 圖 顯示控制電路 XSKZ 模塊塊設(shè)計(jì)圖 其中， CLK 是輸入信號(hào)，高電平有效。 CLR 是系統(tǒng)清零信號(hào)，高電平有效，用于恢復(fù)系統(tǒng)的原始狀態(tài)。 LED[15..0]是輸出信號(hào)，高電平有效。 顯示控制電路 XSKZ 模塊的 VHDL 程序主要代碼如下： BEGIN PROCESS(CLR,CLK) IS CONSTANT F1:STD_LOGIC_VECTOR(15 DOWNTO 0):=0001000100010001。 //第一種花色 CONSTANT F2:STD_LOGIC_VECTOR(15 DOWNTO 0):=1010101010101010。 //第二種花色 CONSTANT F3:STD_LOGIC_VECTOR(15 DOWNTO 0):=0011001100110011。 //第三種花色 CONSTANT F4:STD_LOGIC_VECTOR(15 DOWNTO 0):=0100100100100100。 //第四種花色 CONSTANT F5:STD_LOGIC_VECTOR(15 DOWNTO 0):=1001010010100101。 //第五種花色 CONSTANT F6:STD_LOGIC_VECTOR(15 DOWNTO 0):=1101101101100110。 //第六種花色 BEGIN IF CLR=39。139。 THEN CURRENT_STATE=S0。 ELSIF RISING_EDGE(CLK) THEN CASE CURRENT_STATE IS WHEN S0= FLOWER=ZZZZZZZZZZZZZZZZ。 CURRENT_STATE=S1。 // 當(dāng) 前 狀 態(tài) 是 S0 時(shí) , 輸出為ZZZZZZZZZZZZZZZZ, 下一狀態(tài)為 S1 WHEN S1= FLOWER=F1。 14 CURRENT_STATE=S2。 //當(dāng)前狀態(tài)是 S1 時(shí) ,輸出為 F1, 下一狀態(tài)為 S2 WHEN S2= FLOWER=F2。 CURRENT_STATE=S3//當(dāng)前狀態(tài)是 S2 時(shí) ,輸出為 F2, 下一狀態(tài)為 S3 WHEN S3= FLOWER=F3。 CURRENT_STATE=S4。 //當(dāng)前狀態(tài)是 S3