【正文】 downto 0)。 BEGIN daout=count。 process(clk,reset) begin if(reset=39。039。)then count=000000。 elsif(clk39。event and clk=39。139。)then if (count(3 downto 0)=1001)then if(count=1623)then count=count+7。 else count=000000。 end if。 elsif(count1623)then count=count+1。 else count=000000。 end if。 end if。 end process。 END fun； 顯示單元代碼 LIBRARY ieee。 use 。 use 。 ENTITY deled IS PORT(num:IN std_logic_vector(3 downto 0)。 led:OUT std_logic_vector(6 downto 0))。 end deled。 ARCHITECTURE fun OF deled IS BEGIN led=1111110when num=0000else 0110000when num=0001else 1101101when num=0010else 1111001when num=0011else 0110011when num=0100else 1011011when num=0101else 1011111when num=0110else 1110000when num=0111else 1111111when num=1000else 1111011when num=1001else 1110111when num=1010else 0011111when num=1011else 1001110when num=1100else 0111101when num=1101else 1001111when num=1110else 1000111when num=1111。 END fun。 調(diào)時控制單元代碼 LIBRARY ieee。 use 。 use 。 use 。 ENTITY seltime IS PORT( clk1,reset:IN STD_LOGIC。 sec,min:IN STD_LOGIC_VECTOR(6 downto 0)。 hour:in std_logic_vector(5 downto 0)。 daout:OUT STD_LOGIC_vector(3 downto 0)。 dp:OUT std_LOGIC。 sel:out std_logic_vector(2 downto 0))。 END seltime。 ARCHITECTURE fun OF seltime IS SIGNAL count:STD_LOGIC_vector(2 downto 0)。 BEGIN sel=count。 process(clk1,reset) begin if(reset=39。039。)then count=000。 elsif(clk139。event and clk1=39。139。)then if(count=101)then count=000。 8 else count=count+1。 end if。 end if。 case count is when000=daout=sec(3 downto 0)。dp=39。039。 when001=daout(3)=39。039。daout(2 downto 0)=sec(6 downto 4)。dp=39。039。 when010=daout=min(3 downto 0)。dp=39。139。 when011=daout(3)=39。039。daout(2 downto 0)=min(6 downto 4)。dp=39。039。 when100=daout=hour(3 downto 0)。dp=39。139。 when others=daout(3 downto 2)=00。 daout(1 downto 0)=hour(5 downto 4)。dp=39。039。 end case。 end process。 end fun。 整點報時單元代碼 LIBRARY ieee。 use 。 use 。 ENTITY alert IS PORT( clk:IN STD_LOGIC。 dain:IN STD_LOGIC_VECTOR (6 DOWNTO 0)。 speak:OUT STD_LOGIC。 lamp:OUT STD_LOGIC_VECTOR (2 DOWNTO 0))。 END alert。 ARCHITECTURE fun OF alert IS signal coun:std_logic_vector (1 downto 0)。 signal count1:std_logic_vector (1 downto 0)。 BEGIN speaker:process(clk) begin speak=count1(1)。 if(clk39。event and clk=39。139。)then if(dain=0000000)then if(count1=10)then count1=00。 else count1=count1+1。 end if。 end if。 end if。 end process speaker。 lamper:process(clk) begin if(rising_edge(clk))then if(coun=10)then if(coun=00)then lamp=001。 elsif(coun=01)then lamp=010。 elsif(coun=10)then lamp=100。 end if。 coun=coun+1。 else coun=00。 end if。 end if。 end process lamper。 END fun。 頂層代碼 library ieee。 use 。 entity clock_top is port(clk,reset,setmin,sethour,clkdsp:in std_logic。 speaker:out std_logic。 lamp:out std_logic_vector(2 downto 0)。 sel:out std_logic_vector(2 downto 0)。 a,b,c,d,e,f,g,dpout:out std_logic)。 end clock_top。 architecture a of clock_top is COMPONENT second PORT( clk,reset,setmin:IN STD_LOGIC。 daout:out std_logic_vector(6 downto 0)。 enmin:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT minute 9 PORT( clk,clk1,reset,sethour:IN STD_LOGIC。 enhour:OUT STD_LOGIC。 daout:out std_logic_vector(6 downto 0))。 END COMPONENT。 COMPONENT hour PORT( clk,reset:IN STD_LOGIC。 daout:out std_logic_vector(5 downto 0))。 END COMPONENT。 COMPONENT alert PORT( clk:IN STD_LOGIC。 dain:in std_logic_vector(6 downto 0)。 lamp:out std_logic_vector(2 downto 0)。 speak:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT seltime PORT( clk1,reset:IN STD_LOGIC。 sec,min:in std_logic_vector(6 downto 0)。 hour:in std_logic_vector(5 downto 0)。 dp:out std_logic。 daout:out std_logic_vector(3 downto 0)。 sel:OUT STD_LOGIC_vector(2 downto 0))。 END COMPONENT。 COMPONENT deled PORT( num:IN STD_LOGIC_vector(3 downto 0)。 led:out std_logic_vector(6 downto 0))。 END COMPONENT。 signal enmin_re,enhour_re:std_logic。 signal second_daout,minute_daout:std_logic_vector(6 downto 0)。 signal hour_daout:std_logic_vector(5 downto 0)。 signal seltime_daout:std_logic_vector(3 downto 0)。 signal ledout:std_logic_vector(6 downto 0)。 begin a=ledout(6)。b=ledout(5)。c=ledout(4)。d=ledout(3)。 e=ledout(2)。f=ledout(1)。g=ledout(0)。 u1: second port map(reset=reset, clk=clk, setmin=setmin, enmin=enmin_re, daout=second_daout)。 u2:minute port map(clk=enmin_re, clk1=clk, reset=reset, sethour=sethour, enhour=enhour_re, daout=minute_daout)。 u3:hour port map(clk=enhour_re, reset=reset, daout=hour_daout)。 u4:alert port map(clk=clk, dain=minute_daout, speak=speaker, lamp=lamp)。 u5:seltime port map(clk1=clkdsp, reset=reset, sec=second_daout, min=minute_daout, hour=hour_daout, daout=seltime_daout, dp=dpout, sel=sel)。 u6:deled port map(num =seltime_daout, led=ledout)。 end a。 14 大學本科生畢業(yè)設計 （論文） 撰寫規(guī)范 本科生畢業(yè)設計（論文）是學生在畢業(yè)前提交的一份具有一定研究價值和實用價值的學術資料。它既是本科學生開始從事工程設計、科學實驗和科學研究的初步嘗試，也是學生在教師的指導下，對所進行研究的適當表述，還是學生畢業(yè)及學位資格認定的重要依據(jù)。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓練環(huán)節(jié)之一，應符合國家及各專業(yè)部門制定的有關標準，符合漢語語法規(guī)范。指導教師應加強指導，嚴格把關。 論文結構及要求 論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻、致謝和附錄等幾部分。 題目 論文題目應恰當、準確地反映論文的主要研究內(nèi)容。不應超過 25字，原則上不得使用標點符號，不設副標題。 摘要與關鍵詞 摘要 本科生畢業(yè)設計（論文）的摘要均要求用中、英兩種文字給出，中文在前。 摘要應扼要敘述論文的研究目的、研究方法、研究內(nèi)容和主要結果或結論，文字要精煉，具有一定的獨立性和完整性，摘要一般應在 300字左右。摘要中不宜使用公式、圖表，不標注引用文獻編號，避免將摘要寫成目錄式的內(nèi)容介紹。 關鍵詞 關鍵詞是供檢索用的主題詞條，應采用能覆蓋論文 主要內(nèi)容的通用技術詞條（參照相應的技術術語標準），一般列 3～ 5個，按詞條的外延層次從大到小排列，應在摘要中出現(xiàn)。 目錄 目錄應獨立成頁，包括論文中全部章、節(jié)的標題及頁碼。 15 論文正文 論文正文包括緒論、論文主體及結論等部分。 緒論 緒論一般作為論文的首篇。緒論應說明選題的背景、目的和意義，國內(nèi)外文獻綜述以及論文所要研究的主要內(nèi)容。 文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作的目的與意義，對所研究問題的認識以及提出問題。緒論只是文章的開頭，不必寫章號 。 畢業(yè)設計（論