【正文】 ( Index : in std_logic_vector(3 downto 0)。 CODE : out std_logic_vector(3 downto 0)。 HIGH : out std_logic。 Tone : out std_logic_vector(10 downto 0))。 end。 architecture one of ToneTaba is begin Search: process(Index) 11 begin case Index is When 0000=tone=11111111111。code=0000。high=39。039。2047 When 0001=tone=01100000101。code=0001。high=39。039。773 When 0010=tone=01110010000。code=0010。high=39。039。912 When 0011=tone=10000001100。code=0011。high=39。039。1036 When 0100=tone=10000110101。code=0100。high=39。039。1077 When 0101=tone=10010101101。code=0101。high=39。039。1197 When 0110=tone=10100001010。code=0110。high=39。039。1290 When 0111=tone=10101011100。code=0111。high=39。039。1372 When 1000=tone=10110000010。code=0001。high=39。139。1410 When 1001=tone=10111001000。code=0010。high=39。139。1480 When 1010=tone=11000000110。code=0011。high=39。139。1542 When 1011=tone=11000101000。code=0100。high=39。139。1576 When 1100=tone=11001010110。code=0101。high=39。139。1622 When 12 1101=tone=11010000100。code=0110。high=39。139。1668 When 1110=tone=11011000000。code=0001。high=39。139。1728 When 1111=tone=11011101010。code=0010。high=39。139。1770 When others = null。 end case。 end process。 end。 （注：每一個(gè) index 的值都對(duì)應(yīng)一個(gè) code,tone 值， index 的值從 0000 到 0111 對(duì)應(yīng)的 high為低電，從 1000 到 1111對(duì)應(yīng)的 high 為高 電。） ToneTaba 模塊波形仿真圖如圖 10： 圖 10 Toaba 的波形仿真圖 3. Speakera（ 數(shù)控分頻器） 模塊： 原理： 數(shù)控分頻器的功能是當(dāng)在輸入端給定不同的輸入數(shù)時(shí) ,將對(duì) 輸入的時(shí)鐘信號(hào)有不同的分頻比，數(shù)控分頻器 是用計(jì)數(shù)值可并行 預(yù)置的加法計(jì)數(shù)器來完成的。在此， 音符的頻率可由 數(shù)控分頻器 Speakera 獲得。由其 clk端輸入一具有較高頻率的信號(hào)，通過 Speakera 分頻后由 Spkout 輸出，由于直接從數(shù)控分頻器中出 13 來的輸出信號(hào)是脈寬極窄的脈沖式信號(hào)，為了有利于驅(qū)動(dòng)揚(yáng)聲器，需 加一個(gè) D觸發(fā)器以均衡其占空比，但這時(shí) 的頻率將是原來的 1/2。 Speakera 對(duì) clk 輸入信號(hào)的分頻比由 11 位預(yù)置數(shù) Tone[10..0]決定。 Spkout 的輸出頻率將 決定每一音符的音調(diào)，這樣分頻計(jì) 數(shù)器的預(yù)置值 Tone[10..0]與 Spkout 的輸 出頻率就有了對(duì)應(yīng)關(guān)系。如圖 11 圖 11 Speakera 模塊 程序： library ieee。 library ieee。 use 。 use 。 entity speakera is port(clk2:in std_logic。 tone:in std_logic_vector(10 downto 0)。 spks:out std_logic)。 end。 architecture one of speakera is signal preclk,fullspks:std_logic。 begin divideclk:process(clk2) variable count4:std_logic_vector(3 downto 0)。 begin preclk=39。039。 if count411 then preclk=39。139。 14 count4:=0000。 elsif clk239。event and clk2=39。139。 then count4:=count4+1。 end if。 end process。 genspks:process(preclk,tone) variable count11:std_logic_vector(10 downto 0)。 begin if preclk39。event and preclk=39。139。 then if count11=167FF then count11:=tone。 fullspks=39。139。 else count11:=count11+1。 fullspks=39。039。 end if。 end if。 end process。 delayspks:process(fullspks) variable count2:std_logic。 begin if fullspks39。event and fullspks=39。139。 then count2:=not count2。 if count2=39。139。 then spks=39。139。 else spks=39。039。 end if。 end if。 end process。 15 end。 Speakera（ 數(shù)控分頻器） 模塊仿真波形如圖 12： 圖 12 Speakera 的波形仿真圖 2） 、 Div模塊： 原理： 由于我們所使用的硬件設(shè)備不能滿足我們所需要的兩個(gè) CLK 輸出 的 頻率，所以我們使用一個(gè)分頻器來實(shí)現(xiàn)把一個(gè) 50MHz 的晶體振蕩頻率分 成一個(gè) 12MHz，一個(gè) 8Hz 兩個(gè)分頻率，再把兩個(gè)頻率分別給所需的兩個(gè) 模塊。 Div模塊圖如圖 13： 圖 13 Div模塊 程序： LIBRARY ieee。 use 。 use 。 ENTITY div IS PORT( clk :IN STD_LOGIC。 CLK12MHz,CLK8Hz: OUT std_logic)。 16 END div。 ARCHITECTURE one of div is begin u1:process(clk) variable t:integer range 0 to 2。 variable tmp:std_logic。 begin if(clk39。event and clk=39。139。)then if t=1 then t:=0。 tmp:=not tmp。 else t:=t+1。 end if。 end if。 CLK12MHz=tmp。 end process u1。 u2:process(clk) variable t:integer range 0 to 3125000。 variable tmp:std_logic。 begin if(clk39。event and clk=39。139。)then if t=3124999 then t:=0。 tmp:=not tmp。 else t:=t+1。 end if。 end if。 17 CLK8Hz=tmp。 end process u2。 end one。 Div 模塊 波形仿真圖如圖 14： 圖 14 Div 的波形仿真圖 （注：由 50MHz 的時(shí)鐘信號(hào)分頻得到 CLK12MHz， CLK12MHz） 3）、 SEG7 模塊： 原理： SEG7 模塊是一個(gè)七段譯碼器，作用是在硬件上顯示音頻的高低， 用 0到 7分別對(duì)應(yīng)空節(jié)拍 do、 ri、 mi、 fa、 suo、 la、 xi，高音時(shí)， LED 燈 亮，數(shù)碼管顯示對(duì)應(yīng)數(shù)字。 如圖 15： 圖 15 SEG7 模塊 VGA為 0010，如圖 16： 18 圖 16 VGA 連接圖 程序： library ieee。 use 。 use 。 ENTITY SEG7 IS PORT(num:IN std_logic_vector(3 downto 0)。 A:OUT std_logic。 B:OUT std_logic。 C:OUT std_logic。 D:OUT std_logic。 E:OUT std_logic。 F:OUT std_logic。 G:OUT std_logic。 DP:OUT std_logic )。 END SEG7。 ARCHITECTURE fun OF SEG7 IS signal led:std_logic_vector(6 downto 0)。 BEGIN A=led(6)。 B=led(5)。 C=led(4)。 19 D=led(3)。 E=led(2)。 F=led(1)。 G=led(0)。 DP=39。039。 led=1111110when num=0000else 0110000when num=0001else 1101101when num=0010else 1111001when num=0011else 0110011when num=0100else 1011011when num=0101else 1011111when num=0110else 1110000when num=0111else 1111111when num=1000else 1111011when num=1001else 1110111when num=1010else 0011111when num=1011else 1001110when num=1100else 0111101when num=1101else 1001111when num=1110else