【正文】 參考價值的內(nèi)容可編入論文的附錄中。緒論只是文章的開頭，不必寫章號 。 14 大學本科生畢業(yè)設計 （論文） 撰寫規(guī)范 本科生畢業(yè)設計（論文）是學生在畢業(yè)前提交的一份具有一定研究價值和實用價值的學術(shù)資料。 begin if d = 39。 else count:=count+1。 library ieee。 begin if d = 39。 elsif secg1001 then secg:=secg+1。039。039。 counts:=counts+1。 beep=bep。 蜂鳴器模塊 library ieee。 end case。wei=011111。 sel:in std_logic_vector(2 downto 0)。 wei: out std_logic_vector(5 downto 0)。139。 也是本次課程設計，鞏固了我們以前學過的專業(yè)知識，通過這次的程序設計，使我們對數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進一步的了解與認識，同時對數(shù)據(jù)庫軟件ＥＤＡ技術(shù)，ＶＨＤＬ語言等系列知識都有了一定的了解與認識。按動調(diào)分鍵或調(diào)小時鍵后，分位或小時位開始自加，再按鍵后停止。039。 0 到 毫秒為高電平 counts:=counts+1。 （ 5）分頻 器：根據(jù)外部的輸入時鐘，將外部時鐘成兩路信號，一路用于正常的計數(shù)，一路用于七段顯示數(shù)碼管的動態(tài)掃描輸出。 when0001=du=11111001。 end case。 else clkout=add。139。 end entity 。039。時間計數(shù)模塊是通過計數(shù)產(chǎn)生秒、分和小時信號，顯示模塊對時間計數(shù)模塊產(chǎn)生的秒、分和小時的信號，通過時鐘掃描逐個在數(shù)碼管上顯示。實現(xiàn)譯。 （ 5） VHDL 區(qū)別于其他的 HDL，已形成標準，其代碼在不同的系統(tǒng)中可交換建模。 動態(tài)掃描模塊中為動態(tài)掃描控制模塊的脈沖輸入 ， 由外部脈沖發(fā)生電路提供 ， 頻率約為1kHz， sel0、 sel sel2 接外部 38譯碼器 74LS138 的輸入端 A、 B、 C， ss[6..0]、mm[6..0]、 hh[5..0]分別為秒模塊、分模塊、時模塊計數(shù)段碼輸出控制信號。 3）清零功能： reset 為復位鍵，低電平時實現(xiàn)清零功能，高電平時正常計數(shù)。 EDA 技術(shù) ，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O計載體 ， 以硬件描述語言為系統(tǒng)邏輯描述主要表達方式 ， 以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具 ， 通過有關的開發(fā)軟件 ， 自動完成用軟件的方式設計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯 ， 邏輯化簡 ， 邏輯分割 ， 邏輯映射 ， 編程下載等工作。 ................. 10 設計原理及流程圖 ................................................................................... 11 .............................................................................................. 12 .............................................................................................. 13 五、系統(tǒng)的模塊化設計 ................................................................................................... 13 軟件程序模塊化設計 ....................................................................................... 13 秒 /分 /時輸入模塊的軟件設計 .................................................................. 13 秒 /分 /時計數(shù)模塊的軟件設計 .................................................................. 14 模式選擇模塊的軟件設計 ........................................................................ 14 2 數(shù)碼管 .................................................................................................... 15 鬧鐘模塊的軟件設計 ............................................................................... 16 系統(tǒng)時鐘的軟件設計 ............................................................................... 18 硬件的測試 ..................................................................................................... 20 ......................................................................... 20 設計心得 ................................................................................................................. 23 致謝 ........................................................................................................................ 24 參考文獻 ................................................................................................................. 24 摘要 隨著人類的不斷進步， 現(xiàn)代電子設計技術(shù)已進入一個全新的階段 ， 傳統(tǒng)的電子設計方法、工具和器件在更大的程度上 被 EDA 所取代。數(shù)字鐘可以由各種技術(shù)實 現(xiàn) ， 如單片機等 .利用可編程邏輯器件具有其他方式?jīng)]有的特點 ， 它具有易學 、方便 、 新穎 、 有趣 、 直觀設計與實驗項目成功率高 ， 理論與實踐結(jié)合緊密 ， 體積小 ， 容量大 ， I/O 口豐富 ， 易編程和加密等特點 。產(chǎn)生“滴答 .滴答”的報警聲音。自頂向下的設計 方法將一個復雜的系統(tǒng)逐步分解成若干功能模塊，從而進行設計描述，并且應用 EDA 軟件平臺自動完成各功能模塊的邏輯綜合與優(yōu)化。設計規(guī)劃主要包括設計方式的選擇及是否進行模塊劃分。74LS47 是輸出低電平有效的七段字形譯碼器，它在這里與數(shù)碼管配合使用，下表列出了 74LS47 的真值表，表示出了它與數(shù)碼管之間的關系。時間計數(shù)模塊由一系列的計數(shù)器進行級聯(lián)實現(xiàn)，包括六進制、十進制、二十四進制計數(shù)器。139。定義 秒的端口 個位，十位 begin rclk=add xnor clk。co=39。wei=111110。 case data is when0000=du=01000000。 when0100=du=10011001。139。 counts:=counts+1。 end if。 模擬時鐘電 路圖與實物圖 數(shù)字鐘實際上是一個對標準頻率（ 1HZ）進行計數(shù)的計數(shù)電路。 致謝 感謝梁老師一學期的教導，老師嚴謹?shù)膽B(tài)度、嚴格的 要求以及強烈的專業(yè)素養(yǎng)都對我們有十分深刻的影響，使得我們學會精益求精，端正自己的學習態(tài)度。 end if。 architecture art of endslc is begin process(sel,wei1,wei2,out1,out2) begin if(sel=39。 end entity。 end case。 when0010=du=10100100。 entity beep is port( clk: in std_logic。 兩個時鐘信號 library ieee。 counts:=counts+1。 end if。co=39。 c=co。event and clk=39。 entity disshk is port(clk: in std_logic。 else q=39。event and clk=39。指導教師應加強指導，嚴格把關。論文主體的內(nèi)容要求參照《大學本科生畢業(yè)設計（論文）的規(guī)定》第五章。其中漢語言文學專業(yè)不少于 7 000字。 目錄 目錄應包括論文中全部章節(jié)的標題及頁碼，含中、外文摘要；正文章、節(jié)題目； 參考文獻；致謝；附錄。 參考文獻書寫格式應符合 GB7714－ 1987《文后參考文獻著錄規(guī)則》。當提及的參考文獻為文中直接說明時，其序號應該與正文排齊，如“由文獻 [8， 10～ 14]可知”。 頁碼 用小五號字，居中標于頁面底部 。內(nèi)容應簡潔明了、實事求是，避免俗套。 文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作的目的與意義，對所研究問題的認識以及提出問題。 end architecture。 architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。 count :=0。 end architecture。 architecture art of disshk is begin process(clk,d) variable count:integer range 0 to 100。039。 if cl_r=39。 elsif(countms50000) then clkms=39。139。 end if。 end architecture。 when others=du=01000000。 when 101=data=f5。 entity sel is port( f0,f1,f2,f3,f4,f5 : in std_logic_vector(3 downto 0)。 sel:in std_logic。 begin process(bep,clk,hh1,hh2,mm1,mm2,h1,h2,m1,m2) begin if (h1=hh1 and h2=hh2 and mm1=m1 and mm2=m2 ) OR (mm1=0000 and mm2=0000) then if clk=39。用 VHDL 硬件描述語言的形式來進行數(shù)字系統(tǒng)的設計方便靈活，利用 EDA軟件進行編譯優(yōu)化仿真極大地減少了電路設計時間和可能發(fā)生的錯誤 ,降低了開發(fā)成本，這種設計方法必將在未來的數(shù)字系統(tǒng)設計中發(fā) 揮越來越重要的作用。 下載測試后，按復位鍵后數(shù)碼管顯示 0時 0 分 0秒開始計數(shù)，分秒時計數(shù)都正確。 elsif(countms50000) then 到 毫秒為低電平 clkms=39。139。 （ 2）譯碼模塊：根據(jù)計時模塊的狀態(tài)輸出值來確定對應位的數(shù)據(jù)的，其輸出是 7段高低電平，以點亮相應的數(shù)碼管； （ 3）計數(shù)控制模塊：根據(jù)外部控制信號，進行時鐘計數(shù)的調(diào)整和計時的控制； （ 4）響鈴控制模塊：根據(jù)外部鬧鐘控制信號完成鬧鐘的定時，當計數(shù)模塊技術(shù)到和該模塊所設定時間一致時，該模塊將驅(qū)動蜂鳴器響鈴。 else case data is when0000=du=11000000。wei=111111。) then sel 為一時，鬧 鐘模式開啟，否則繼續(xù)時鐘的顯示 naout=add。co=39。 c: out std_logic)。d 為置位，計數(shù)段為 100次 begin 14 if d = 39。在系統(tǒng)設計時將控制模塊和時間計數(shù)模塊集成在一起。它將編碼時賦予代碼的含義“翻譯”過來。 （ 4