【正文】 源代碼 library ieee。 else clk_div = ?0? 。 reset : in std_logic。 控制模塊 控制模塊的主要功能是產(chǎn)生 跑表 內(nèi)部定時(shí)計(jì)數(shù)的計(jì)數(shù)允許信號(hào) enable。 elsif (on_off0?event and on_off0 = ?1? ) then strobe = not strobe。 entity count10 is port ( reset : in std_logic。 end rtl。 else q_tmp = q_tmp+1。 entity count3 is port ( reset : in std_logic。 end count6。 end if。 源代碼 library ieee。 enable : out std_logic)。 clk1 = clk0_tmp and clk1_tmp。 clk0 :out std_logic。 end if。 end if。 use 。 on_off0 : out std_logic)。鍵輸入模塊的作用是保證系統(tǒng)能捕捉到輸入脈沖，并保證每按一鍵，只形成一個(gè)寬度為模塊時(shí)鐘周期的脈沖。 signal on_off0 : std_logic。 sec001 : out std_logic_vector(3 downto 0))。 ponent control port ( sysreset : in std_logic。 輸出信號(hào) ? LED 七段顯示數(shù)碼管的選通信號(hào) choose； ? LED 七段顯示數(shù)碼管的輸出信號(hào) segment。這個(gè)定時(shí)計(jì)數(shù)操作可以有一個(gè)定時(shí)計(jì)數(shù)器來完成，定時(shí)計(jì)數(shù)器的功能就是用來產(chǎn)生 8 位計(jì)時(shí)信息。 entity stopwatch is port ( reset1 : in std_logic。其中， choose（ 7 downto 0）以 100Hz 的頻率使 8 個(gè) LED 七段顯示數(shù)碼管按次序依次點(diǎn)亮，由于頻率很高，所以可以得到一個(gè)無閃爍的穩(wěn)定的 跑表 計(jì)時(shí)輸出。在現(xiàn)今的各項(xiàng)體育競(jìng)賽中，最長(zhǎng)時(shí)間為12 小時(shí)的 跑表 已經(jīng)足夠了。] END [ ENTITY ] 實(shí)體名 。 1993 年，又對(duì)此標(biāo)準(zhǔn)作了進(jìn)一步修定，推出新標(biāo)準(zhǔn)，即 IEEE 1076—1993 標(biāo)準(zhǔn)。 MAX+plusⅡ 的信息處理器用來提示當(dāng)前項(xiàng)目編譯或仿真后的錯(cuò)誤和信息。中國(guó)華大集成電路設(shè)計(jì)中心，也提供 IC 設(shè)計(jì)軟件，但性能不是很強(qiáng)。 在教學(xué)方面，幾乎所有理工科（特別是電子信息）類的高校都開設(shè)了 EDA 課程。綜合器對(duì)源文件的綜合是針對(duì)某一 FPGA/CPLD 供應(yīng)商的產(chǎn)品系列的，因此，綜合后的結(jié)果具有硬件可實(shí)現(xiàn)性。 EDA 技術(shù)的發(fā)展始于 70 年代，至今經(jīng)歷了三個(gè)階段。 課題設(shè)計(jì)內(nèi)容 應(yīng)用 VHDL 語言設(shè)計(jì)數(shù)字系統(tǒng) ,很多設(shè)計(jì)工作可以在計(jì)算機(jī)上完成 ,從而縮短了系統(tǒng)的開發(fā)時(shí)間 ,提高了工作效率。 鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。 跑表 由各個(gè)模塊通過合理的連接關(guān)系來實(shí)現(xiàn)，各模塊及 跑表 功能最終都由 VHDL語言來描述。但是，一旦重要事情，一時(shí)的耽誤可能釀成大禍。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺(tái)，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（ “在系統(tǒng) ”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。 MAX+plusⅡ 可編程邏輯開發(fā)軟件提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，它使 Altera 通用 PLD 系列設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。過去傳統(tǒng)的電子系統(tǒng)電子產(chǎn)品的設(shè)計(jì)方法是采用自底而上 (Bottom Up)的方式，設(shè)計(jì)者先對(duì)系統(tǒng)結(jié)構(gòu)分塊，直接進(jìn)行電路級(jí)的設(shè)計(jì)。時(shí)序仿真是接近真實(shí)器件運(yùn)行的仿真，仿真過程中已將器件硬件特性考慮進(jìn)去了，因此仿真精度要高得多。有條件的企業(yè)可開展 “ 網(wǎng)絡(luò)制造 ” ，便于合作設(shè)計(jì)、合作制造，參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。 MAX+plusⅡ 軟件支持 Altera 公司除 APEX20K 系列之外所有系列的 FPGA/CPLD的開發(fā)，設(shè)計(jì)文件輸入靈活方便，處理迅速，可直接校驗(yàn)和器件編程，是一個(gè)真正與結(jié)構(gòu)無關(guān)的全集成化的設(shè)計(jì)環(huán)境。 (3) 時(shí)序邏輯電路性能分析模式。在一個(gè)具體的應(yīng)用程序中，最基本的部分為實(shí)體和結(jié)構(gòu)體。當(dāng)按下復(fù)位開關(guān)時(shí)， 跑表 清零并做好計(jì)時(shí)準(zhǔn)備。 接下來來描述 跑表 的輸出電路： 19 (1) 由于 跑表 的最長(zhǎng)計(jì)時(shí)時(shí)間為 24 小時(shí)，因此需要一個(gè) 8 位的顯示器。 (2) 輸出信號(hào) ? LED 七段顯示數(shù)碼管的選通信號(hào) choose（ 7 downto 0）； ? LED 七段顯示數(shù)碼管的輸出信號(hào) segment（ 6 downto 0）。 由于 跑表 的復(fù)位開關(guān)和啟 /停開關(guān)采用按鍵的輸入方式，其產(chǎn)生時(shí)刻和持續(xù)時(shí)間的長(zhǎng)短是隨機(jī)不定的，且存在因開關(guān)簧片反彈引起的電平抖動(dòng)現(xiàn)象，因此必須在每個(gè)開關(guān)后面安排一個(gè)消抖和同步化電路模塊，以保證系統(tǒng)能捕捉到輸入脈沖，并保證每按一鍵，只形成一個(gè)寬度為系統(tǒng)時(shí)鐘周期的脈沖。 (2) 時(shí)鐘分頻模塊 輸入信號(hào) ? 系統(tǒng)電源復(fù)位信號(hào) sysreset； ? 外部時(shí)鐘信號(hào) clk。 25 on_off0 : out std_logic)。 hr10 : out std_logic_vector(1 downto 0)。 sec : out std_logic_vector(3 downto 0)。 signal sec10 : std_logic_vector(2 downto 0)。 源代碼 library ieee。 reset0 = reset。 elsif ( count = “1001”) then count = ( others = ?0?)。 reset : in std_logic。 時(shí)鐘分頻模塊的功能描述如源代碼 所示，在源代碼中引用了上面描述的兩個(gè)分頻電路。 clk_div : out std_logic)。 圖 控制模塊中輸入信號(hào)和輸出信號(hào)的時(shí)序關(guān)系 根據(jù) 圖 所 示的時(shí)序關(guān)系，不難寫出控制模塊的 VHDL 描述。 跑表 計(jì)時(shí)模塊 跑表 計(jì)時(shí)模塊主要用來實(shí)現(xiàn) 跑表 的內(nèi)部定時(shí)計(jì)數(shù)功能。 end count10。 use 。 end process。 38 end rtl。 entity count6 is port ( reset : in std_logic。 begin process(clk) begin if (clk?event and clk =?1?) then if (reset = ?1?) then q_tmp = (others = ?0?)。 跑表 計(jì)時(shí)模塊的輸出信號(hào)就是 跑表 的計(jì)時(shí)信息，包括小時(shí)十位信號(hào) hr小時(shí)個(gè)位信號(hào) hr、分十位信號(hào) min分個(gè)位信號(hào) min、秒十位信號(hào) sec秒個(gè)位信號(hào) sec、 秒位信號(hào) sec01 和 秒位信號(hào) sec001。 源代碼 library ieee。 signal clk0_tmp : std_logic。 use 。 end clk_div4。 end if。 時(shí)鐘分頻模塊 時(shí)鐘分頻模塊的功能是將輸入的外部時(shí)鐘信號(hào) clk 進(jìn)行分頻，從而產(chǎn)生用來消除抖動(dòng)的 25Hz 的時(shí)鐘信號(hào) clk1 和用于 跑表 內(nèi)部定時(shí)計(jì)數(shù)的 100Hz 的時(shí)鐘信號(hào) clk0。 entity keyin is port ( reset : in std_logic。 signal sec01 : std_logic_vector(3 downto 0)。 sec001 : out std_logic_vector(3 downto 0)。 min10 : out std_logic_vector(2 downto 0)。 ponent clk_div port ( sysreset : in std_logic。 (3) 控制模塊 輸入信號(hào) ? 去除抖動(dòng)后的復(fù)位信號(hào) reset0； ? 去除抖動(dòng)后的啟 /停信號(hào) on_off0； ? 系統(tǒng)電源復(fù)位信號(hào) sysreset； ? 跑表 的內(nèi)部計(jì)時(shí)時(shí)鐘信 號(hào) clk0。 圖 一種常用的消抖同步電路 由于外部時(shí)鐘信號(hào) clk 的頻率為 1000Hz，而實(shí)際需要的內(nèi)部計(jì)時(shí)時(shí)鐘頻率為 100Hz和提供給消抖同步電路的頻率為 25Hz，因此需要一個(gè)時(shí)鐘分頻電路。下面是用 圖 31 所示的 結(jié)構(gòu)框圖生成的 跑表 頂層實(shí)體說明的 VHDL 源代碼。 (2) 顯示器的 每一位都采用 LED 七段顯示數(shù)碼管進(jìn)行顯示，因此輸出電路要有一個(gè)七條輸出線連接在 LED 七段顯示數(shù)碼管。 (2) 要求設(shè)置啟 /停開關(guān)。在具有多個(gè)結(jié)構(gòu)體的情況下，具體使用哪一個(gè)結(jié)構(gòu)體需要指定。 15 圖 MAX+plusⅡ 編譯器 MAX+plusⅡ 的編程器 可以將編譯器生成的目標(biāo)文件 （ *.pof， *.sof） ，編程下載到可編程邏輯器件中去，還可以對(duì)器件進(jìn)行校驗(yàn)、檢查、空白片檢查和功能測(cè)試。 MAX+plusⅡ 軟件支持硬件描述語言 VHDL、 Verilog HDL 和 Altera 公司自己的硬件描述語言 AHDL。自動(dòng)化儀表的技術(shù)發(fā)展趨勢(shì)的測(cè)試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測(cè)量、控制、通信與計(jì)算機(jī)（ M3C）結(jié)構(gòu)。如果以上的所有過程，包括編譯、綜合、布線 /適配和行為仿真、功能仿真、時(shí)序仿真都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計(jì)的要求，就可以將適配器產(chǎn)生的配置 /下載文件通過 FPGA/CPLD 編程器或下載電纜載入目標(biāo)芯片 FPGA 或 CPLD 中，然后進(jìn)入最后一個(gè)步驟 :硬件仿真或測(cè)試，以便在更真實(shí)的環(huán)境中檢驗(yàn)設(shè)計(jì)的運(yùn)行情況。 EDA 技術(shù)高級(jí)階段采用二種新的設(shè)計(jì)概念，自頂而下 (Top Down)的設(shè)計(jì)方式和并行工程的設(shè)計(jì)方法，設(shè)計(jì)者的精力主要集中在所要電子產(chǎn)品的準(zhǔn)確定義上， EDA 系統(tǒng)去完成電子產(chǎn)品的系統(tǒng)級(jí)至物理級(jí)的設(shè)計(jì)。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，在 EDA 軟件平臺(tái)上，根據(jù)硬件描述語言 VHDL完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局、仿真。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。尤其在醫(yī)院，每次護(hù)士都會(huì)給病人作皮試，測(cè)試病人是否對(duì)藥物過敏。 本文 分析 了 體育用 跑表 的設(shè)計(jì)原理及設(shè)計(jì)的 具體過程 。所以，要制作一個(gè)定時(shí)系統(tǒng)。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用 CPLD 器件。即使是普通的電子產(chǎn)品的開發(fā)， EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價(jià)格比大幅度提高。完成設(shè)計(jì)描述后即可通過編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。而硬件測(cè)試則是針對(duì) FPGA/CPLD直接用于電路系統(tǒng)的檢測(cè)而言的。但各國(guó)也正在努力開發(fā)相應(yīng)的工具。 MAX+plusⅡ 的設(shè)計(jì)環(huán)境 圖 所示為 MAX+plusⅡ 的激活的管理器界面，項(xiàng)目設(shè)計(jì)的各項(xiàng)操作都是在MAX+plusⅡ 管理器中進(jìn)行的，所有的設(shè)計(jì)都是從此界面開始的。它是美國(guó)國(guó)防部在 80 年代初研究 VHSIC計(jì)劃時(shí)組織開發(fā)的。 ] [ PORT (端口表 )。在體育競(jìng)賽中運(yùn)動(dòng)員的成績(jī)計(jì)時(shí)是以 秒為最小單位的，因此要求設(shè)計(jì)的計(jì)時(shí)器能 夠顯示 秒的時(shí)間。 ? 按下 跑表 的啟 /停開關(guān) on_off， 跑表 計(jì)時(shí)開始。 use 。只有當(dāng)使能信號(hào)有效時(shí)，才能夠進(jìn)行 跑表的定時(shí)計(jì)數(shù)操作。 輸出信號(hào) ? 小時(shí)十位信號(hào) hr10； ? 小時(shí)個(gè)位信號(hào) hr； ? 分十位信號(hào) min10； ? 分個(gè)位信號(hào) min； ? 秒十位信號(hào) sec10； 24 ? 秒個(gè)位信號(hào) sec； ? 秒位信號(hào) sec01； ? 秒位信號(hào) sec001。 clk1 : out std_logic)。 sec : out std_logic_vector(3 downto 0)。 end ponent。 跑表 系統(tǒng)被劃分為