【導(dǎo)讀】跑表用于測(cè)量較短且較精確的時(shí)間，在體育競(jìng)賽中有著廣泛的應(yīng)用。育用跑表的設(shè)計(jì)原理及設(shè)計(jì)的具體過(guò)程。將跑表分為五個(gè)模塊：鍵輸入模塊、分頻模塊、控制模塊、計(jì)時(shí)模塊和顯示模塊。跑表由各個(gè)模塊通過(guò)合理的連接關(guān)系來(lái)實(shí)現(xiàn)，各模塊。及跑表功能最終都由VHDL語(yǔ)言來(lái)描述。借助Altera公司開(kāi)發(fā)的EDA工具M(jìn)AX+plusⅡ。作為編譯、仿真平臺(tái)，并利用EPF10K10LC84-4器件完成跑表的CPLD實(shí)現(xiàn)。代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來(lái)越快。忘記了要做的事情，當(dāng)事情不是很重要的時(shí)候，這種遺忘無(wú)傷大雅。但是，一旦重要事。情，一時(shí)的耽誤可能釀成大禍。例如，許多火災(zāi)都是由于人們一時(shí)忘記了關(guān)閉煤氣或是。尤其在醫(yī)院，每次護(hù)士都會(huì)給病人作皮試，測(cè)試病人是否對(duì)藥物過(guò)敏。注射后，一般等待5分鐘，一旦超時(shí)，所作的皮試試驗(yàn)就會(huì)無(wú)效。手表當(dāng)然是一個(gè)好的。選擇，但是，隨著接受皮試的人數(shù)增加，到底是哪個(gè)人的皮試到時(shí)間卻難以判斷。要制作一個(gè)定時(shí)系統(tǒng)。隨時(shí)提醒這些容易忘記時(shí)間的人。

　　

【正文】 end if。 end process。 end rtl。 源代碼 library ieee。 use 。 use 。 use 。 entity clk_div4 is port ( clk : in std_logic。 reset : in std_logic。 clk_div : out std_logic)。 end clk_div4。 architecture rtl of clk_div4 is signal count :std_logic_vector (1 downto 0)。 begin process (clk) begin if ( clk?event and clk =?1?) then if ( reset = ?1?) then count = (others = ?0?)。 elsif ( count = “11”) then count = ( others = ?0?)。 else 32 count = count +1。 end if。 end if。 end process。 process (clk) begin if ( clk?event and clk =?1?) then if ( count = “11”) then clk_div = ?1? 。 else clk_div = ?0? 。 end if。 end if。 end process。 end rtl。 時(shí)鐘分頻模塊的功能描述如源代碼 所示，在源代碼中引用了上面描述的兩個(gè)分頻電路。 源代碼 library ieee。 use 。 use 。 use 。 entity clk_div is port(sysreset : in std_logic。 clk : in std_logic。 clk0 :out std_logic。 clk1 : out std_logic)。 end clk_div。 architecture rtl of clk_div is ponent clk_div10 33 port ( clk : in std_logic。 reset : in std_logic。 clk_div : out std_logic)。 end ponent。 ponent clk_div4 port ( clk : in std_logic。 reset : in std_logic。 clk_div : out std_logic)。 end ponent。 signal clk0_tmp : std_logic。 signal clk1_tmp : std_logic。 begin U0: clk_div10 port map (clk,sysreset,clk0_tmp)。 U1: clk_div4 port map (clk0_tmp,sysreset,clk1_tmp)。 clk0 = clk0_tmp。 clk1 = clk0_tmp and clk1_tmp。 end rtl。 在源代碼 中，先將外部時(shí)鐘信號(hào) clk 進(jìn)行 10 分頻，然后將得到的信號(hào)再進(jìn)行 4分頻。由于用 4 分頻電路得到的脈沖寬度較寬，因此將得到的 4 分頻信號(hào) clk1_tmp 與得到的 10 分頻信號(hào) clk0_tmp 相與，從而得到有效脈沖寬度為 1ms 的時(shí)鐘信號(hào) clk1。 控制模塊 控制模塊的主要功能是產(chǎn)生 跑表 內(nèi)部定時(shí)計(jì)數(shù)的計(jì)數(shù)允許信號(hào) enable。該模塊的輸入信號(hào)是去除抖動(dòng)后的復(fù)位信號(hào) reset0、去除抖動(dòng)后的啟 /停信號(hào) on_off0、系統(tǒng)電源復(fù)位信號(hào) sysreset 和 跑表 的內(nèi)部計(jì)時(shí)時(shí)鐘信號(hào) clk0。當(dāng)復(fù) 位信號(hào) reset0 或者是系統(tǒng)電源復(fù)位信號(hào) sysreset 有效時(shí)，計(jì)數(shù)允許信號(hào) enable 無(wú)效；當(dāng)復(fù)位信號(hào) reset0 和 sysreset 都無(wú)效并且去除抖動(dòng)后的啟 /停信號(hào) on_off0 有效時(shí)，計(jì)數(shù)允許信號(hào) enable 開(kāi)始有效，直到下一次啟 /停信號(hào) on_off0 有效時(shí)才變成無(wú)效。因此可以定義一個(gè)乒乓信號(hào)，該信號(hào)在啟 / 34 停信號(hào) on_off0 有效時(shí)就進(jìn)行一次反相操作，然后以這個(gè)信號(hào)作為選通信號(hào)，從而得到計(jì)數(shù)允許信號(hào) enable。 上述信號(hào)的時(shí)序關(guān)系 如圖 35 所 示。 圖 控制模塊中輸入信號(hào)和輸出信號(hào)的時(shí)序關(guān)系 根據(jù) 圖 所 示的時(shí)序關(guān)系，不難寫(xiě)出控制模塊的 VHDL 描述?？刂颇K的功能描述如源代碼 所示。 源代碼 library ieee。 use 。 entity control is port ( sysreset : in std_logic。 reset0 : in std_logic。 on_off0 : in std_logic； clk0 : in std_logic。 enable : out std_logic)。 end control。 architecture rtl of control is signal strobe : std_logic。 begin process (sysreset,reset0,on_off0) begin 35 if (sysreset=?1? or reset0 = ?1?) then strobe = ?0?。 elsif (on_off0?event and on_off0 = ?1? ) then strobe = not strobe。 end if。 end process。 enable = strobe。 end rtl。 跑表 計(jì)時(shí)模塊 跑表 計(jì)時(shí)模塊主要用來(lái)實(shí)現(xiàn) 跑表 的內(nèi)部定時(shí)計(jì)數(shù)功能。 跑表 計(jì)時(shí)模塊的輸入信號(hào)包括去除抖動(dòng)后的復(fù)位信號(hào) reset0、系統(tǒng)電源復(fù)位信號(hào) sysreset、 跑表 的內(nèi)部計(jì)時(shí)時(shí)鐘信號(hào)clk0 和 跑表 定時(shí)計(jì)數(shù)的使能信號(hào) enable。 跑表 計(jì)時(shí)模塊的輸出信號(hào)就是 跑表 的計(jì)時(shí)信息，包括小時(shí)十位信號(hào) hr小時(shí)個(gè)位信號(hào) hr、分十位信號(hào) min分個(gè)位信號(hào) min、秒十位信號(hào) sec秒個(gè)位信號(hào) sec、 秒位信號(hào) sec01 和 秒位信號(hào) sec001。 可以將 1 個(gè)三進(jìn)制計(jì)數(shù)器、 5 個(gè)十進(jìn)制計(jì)數(shù)器和 2 個(gè)六進(jìn)制計(jì)數(shù)器串連在一起來(lái)實(shí)現(xiàn)該 跑表 計(jì)時(shí)模塊的功能。由計(jì)數(shù)器串聯(lián)起來(lái)形成的 跑表 計(jì)時(shí)模塊的結(jié)構(gòu)框圖如圖 6 所示。 在對(duì) 跑表 計(jì)時(shí)模塊進(jìn)行 VHDL 描述之前，首先先來(lái)描述 構(gòu)成 跑表 計(jì)時(shí)模塊的各個(gè)計(jì)數(shù)器：三進(jìn)制計(jì)數(shù)器、六進(jìn)制計(jì)數(shù)器和十進(jìn)制計(jì)數(shù)器。 先來(lái)描述十進(jìn)制計(jì)數(shù)器，它的輸入端口主要包括復(fù)位端口 reset、使能端口 enable和時(shí)鐘輸入端口 clk；輸出端口主要包括計(jì)數(shù)輸出端口 q 和進(jìn)位輸出端口 cout。 源代碼 library ieee。 use 。 use 。 use 。 entity count10 is port ( reset : in std_logic。 enable : in std_logic。 36 clk : in std_logic。 cout : out std_logic。 q : out std_logic_vector(3 downto 0))。 end count10。 architecture rtl of count10 is signal q_tmp : std_logic_vector(3 downto 0)。 begin process(clk) begin if (clk?event and clk =?1?) then if (reset = ?1?) then q_tmp = (others = ?0?)。 elsif (enable =?1?) then if (q_tmp =”1001”) then q_tmp = (others = ?0?)。 else q_tmp = q_tmp+1。 end if。 end if。 end if。 q = q_tmp。 end process。 cout = ?1? when q_tmp =”1001” and enable =?1? else ?0?。 end rtl。 三進(jìn)制計(jì)數(shù)器和六進(jìn)制計(jì)數(shù)器的描述結(jié)構(gòu)與十進(jìn)制計(jì)數(shù)器的描述結(jié)構(gòu)完全相同，所不同的僅僅是計(jì)數(shù)器輸出的位數(shù)不同。下面給出了它們的 VHDL 源代碼，源代碼 是六進(jìn)制計(jì)數(shù)器的功能描述，源代碼 是三進(jìn)制計(jì)數(shù)器的功能描述。 源代碼 library ieee。 37 use 。 use 。 use 。 entity count6 is port ( reset : in std_logic。 enable : in std_logic。 clk : in std_logic。 cout : out std_logic。 q : out std_logic_vector(2 downto 0))。 end count6。 architecture rtl of count6 is signal q_tmp : std_logic_vector(2 downto 0)。 begin process(clk) begin if (clk?event and clk =?1?) then if (reset = ?1?) then q_tmp = (others = ?0?)。 elsif (enable =?1?) then if (q_tmp =”101”) then q_tmp = (others = ?0?)。 else q_tmp = q_tmp+1。 end if。 end if。 end if。 q = q_tmp。 end process。 cout = ?1? when q_tmp =”101” and enable =?1? else ?0?。 38 end rtl。 源代碼 library ieee。 use 。 use 。 use 。 entity count3 is port ( reset : in std_logic。 enable