【正文】 +1。 END IF。 ELSIF YDEC=39。139。 THEN IF Y0=0001 AND Y1=0000 THEN Y0:=0010。 Y1:=0001。 ELSIF Y00000 THEN Y0:=Y01。 ELSE Y0:=1001。 Y1:=Y11。 END IF。 END IF。27 END IF。IF ((Y0=0100 OR Y0=0110 OR Y0=1001 ) AND Y1=0000)OR (Y0=0000 AND Y1=0001) THEN YSEL=39。139。 ELSE YSEL=39。039。END IF。IF Y0=0010 AND Y1=0000 THEN ERYUE=39。139。 ELSE ERYUE=39。039。END IF。 A=Y0。B=Y1。END PROCESS。END SEC。其仿真時(shí)序圖如下圖所示。仿真圖中有毛刺出現(xiàn)，但并不會(huì)對(duì)本模塊的計(jì)數(shù)產(chǎn)生影響，滿足本設(shè)計(jì)的需要。圖 月計(jì)數(shù)模塊仿真波形圖 年計(jì)數(shù)模塊年計(jì)數(shù)模塊的輸出 NSEL 端口接日模塊的 sel[0]。其它端口的功能與上述模塊類似。LIBRARY IEEE。USE 。USE 。28USE 。ENTITY NIAND ISPORT(ENL,RES,CLK,NADD,NDEC:IN STD_LOGIC。 A,B,C,D:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 NSEL:OUT STD_LOGIC)。END NIAND。ARCHITECTURE ND OF NIAND ISBEGIN PROCESS(RES,ENL,CLK)VARIABLE N0,N1,N2,N3:STD_LOGIC_VECTOR(3 DOWNTO 0)。BEGIN IF RES=39。139。 THEN N0:=0000。N1:=0000。N2:=0000。N3:=0000。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF NADD=39。139。 OR ENL=39。139。 THEN IF N01001 THEN N0:=N0+1。 ELSIF N0=1001 THEN N0:=0000。 N1:=N1+1。 IF N1=1010 THEN N1:=0000。 N2:=N2+1。 END IF。 IF N2=1010 THEN N2:=0000。 N3:=N3+1。 END IF。 IF N3=1010 THEN N3:=0000。 END IF。 END IF。 ELSIF NDEC=39。139。 THEN IF N00000 THEN N0:=N01 。29 ELSIF N0=0000 AND N1=0000 AND N2=0000 AND N3=0000 THEN N0:=1001。N1:=1001。N2:=1001。N3:=1001。 ELSIF N0=0000 AND N1=0000 AND N2=0000 THEN N0:=1001。 N1:=1001。 N2:=1001。 N3:=N31。 ELSIF N0=0000 AND N1=0000 THEN N0:=1001。 N1:=1001。 N2:=N21。 ELSIF N0=0000 THEN N0:=1001。 N1:=N11。 END IF。 ELSE N3:=0010。 END IF。 IF (N0(0)=39。039。 AND N0(1)=39。039。 AND N1(0)=39。039。)OR(N0(0)=39。039。 AND N0(1)=39。139。 AND N1(0)=39。139。) THEN NSEL=39。039。 ELSE NSEL=39。139。END IF。END IF。A=N0。B=N1。C=N2。D=N3。 END PROCESS。 END ND。其仿真時(shí)序圖如下圖所示，滿足設(shè)計(jì)的要求。30圖 年計(jì)數(shù)模塊仿真波形圖 硬件測(cè)試及說明該數(shù)字鐘以 24 小時(shí)進(jìn)行計(jì)時(shí)，可對(duì)分鐘和小時(shí)進(jìn)行設(shè)定，并且能在整點(diǎn)進(jìn)行報(bào)警提醒，且報(bào)警可以被中斷。本設(shè)計(jì)采用電路模式 5 進(jìn)行設(shè)計(jì)，具體功能和說明如下： 頂層模塊原理圖PIN_93 VCCCLK1 INPUTPIN_1 VCCSTOP INPUTPIN_17 VCCCLK INPUTPIN_2 VCCRESET INPUTPIN_7 VCCSETMIN INPUTPIN_10 VCCSETHOUR INPUTPIN_129SPEAKOUTPUTPIN_39PIN_40PIN_41PIN_42PIN_47PIN_48PIN_49SECOND[6..0]OUTPUTI 69I 70I 71I 72PIN_73PIN_74PIN_75MIN[6..0]OUTPUTPI_85I 96I 97I 98PIN_99PIN_103HOUR[5..0]OUTPUTCLKCLKSRESETSETHOURENHOURDAOUT[6..0]MINUTEinst1CLKRESETSETMINENMINDAOUT[6..0]SECONDinst2CLKRESETDAOUT[5..0]HOURinst4CLKCLK1RESETSTOPDAINM[6..0]DAINS[6..0]SPEAKALERTinst631圖 電子鐘基本功能仿真結(jié)果 首先，由石英晶體振蕩器輸出穩(wěn)定的脈沖信號(hào)，經(jīng)過振蕩器輸出標(biāo)準(zhǔn)的秒脈沖信號(hào)，秒計(jì)數(shù)電路為六十進(jìn)制計(jì)數(shù)器，秒計(jì)數(shù)電路將振蕩器產(chǎn)生的秒脈沖信號(hào)作為輸入信號(hào)，進(jìn)行計(jì)數(shù)，并通過秒顯示器顯示秒；其次，當(dāng)秒計(jì)數(shù)器完成 60 個(gè)秒計(jì)數(shù)后，秒計(jì)時(shí)電路清零，輸出一個(gè)“分計(jì)時(shí)信號(hào)” ，分計(jì)時(shí)電路收到秒計(jì)時(shí)電路產(chǎn)生的信號(hào)后，開始計(jì)數(shù)并顯示分；再次，當(dāng)分計(jì)時(shí)電路完成 60 個(gè)分計(jì)數(shù)后，分計(jì)數(shù)器清零，輸出一個(gè)“時(shí)計(jì)時(shí)信號(hào)” ，時(shí)計(jì)時(shí)電路收到分計(jì)時(shí)電路產(chǎn)生的信號(hào)后，開始計(jì)數(shù)并顯示時(shí)；最后，時(shí)計(jì)時(shí)電路完成 12 個(gè)時(shí)計(jì)數(shù)后，清零。完成電子鐘基本功能仿真結(jié)果。Lattice 公司推出的 Isp Expert 的數(shù)字系統(tǒng)設(shè)計(jì)軟件，是一套完整的EDA 軟件，能夠?qū)λO(shè)計(jì)的數(shù)字電子系統(tǒng)進(jìn)行時(shí)序仿真和功能仿真。 采用 Lattice 公司推出 Isp Expert EDA 的軟件，對(duì)所編寫的數(shù)字電子鐘頂層文件原理圖進(jìn)行編譯、邏輯綜合，進(jìn)行波形仿真，從仿真波形上看測(cè)量的結(jié)果是準(zhǔn)確的：程序主要運(yùn)用計(jì)數(shù)器完成，在時(shí)鐘脈沖的作用下，完成時(shí)鐘功能，由時(shí)序圖可以看出每一個(gè)時(shí)鐘脈沖上升沿秒加 1，當(dāng)接收到reset 信號(hào)，即 reset 為高電平，所有計(jì)數(shù)為零，并重新計(jì)數(shù)，setmin 和sethour 可以完成調(diào)節(jié)時(shí)鐘功能，都是高電平調(diào)節(jié)，每來一個(gè)脈沖，相應(yīng)的時(shí)或分加 1。功能仿真圖：32圖 電子鐘基本功能仿真圖 硬件測(cè)試說明（1） 按鍵 2，對(duì)應(yīng)的等亮，為高電平，數(shù)字鐘正常計(jì)時(shí)。再按，等滅，為低電平，所有數(shù)碼管清零， 即 00 0 00 0 00。（2） 按鍵 1，對(duì)應(yīng)的燈亮，為高電平，整點(diǎn)報(bào)警聲停止。（3） 按鍵 7，對(duì)應(yīng)的燈亮，為高電平，分鐘對(duì)應(yīng)的數(shù)碼管每秒以 60 進(jìn)制循環(huán)增加，并且達(dá)到 59 時(shí)，向時(shí)鐘進(jìn)一位。否則為正常計(jì)時(shí)狀態(tài)。（4） 按鍵 8，對(duì)應(yīng)的燈亮，為高電平，小時(shí)對(duì)應(yīng)的數(shù)碼管每秒以 24 進(jìn)制循環(huán)增加。否則為正常計(jì)時(shí)狀態(tài)。（5） 當(dāng)達(dá)到整點(diǎn)時(shí)，蜂鳴器開始以高低電平報(bào)警，共維持 10 秒鐘。 結(jié)論由硬件測(cè)試的過程可以看出整個(gè)設(shè)計(jì)是正確的，可以得出秒為 60 進(jìn)制，分鐘為 60 進(jìn)制，而小時(shí)是 24 進(jìn)制，同時(shí)我們還完成了整點(diǎn)報(bào)時(shí)的功能，以及實(shí)現(xiàn)了秒計(jì)數(shù)、分計(jì)數(shù)、小時(shí)計(jì) 數(shù)以及復(fù)位的功能。33第五章 總結(jié)本設(shè)計(jì)主要是在介紹了 EDA 及 VHDL 一些相關(guān)基本知識(shí)的基礎(chǔ)上，進(jìn)一步采用 EDA 技術(shù)，以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在Max+plusII 工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)多功能語音數(shù)字鐘，最后通過仿真出時(shí)序圖實(shí)現(xiàn)預(yù)定功能。其中，重點(diǎn)敘述了數(shù)字鐘的設(shè)計(jì)原理和分模塊實(shí)現(xiàn)的方法，詳細(xì)介紹了各模塊的設(shè)計(jì)程序并給出了各模塊的波形仿真圖及分析，最后通過在Max+plusII 上進(jìn)行時(shí)序仿真，調(diào)試運(yùn)行，在硬件測(cè)試后，驗(yàn)證了所設(shè)計(jì)的系統(tǒng)達(dá)到了預(yù)先設(shè)計(jì)目標(biāo)。數(shù)字鐘實(shí)際上就是一個(gè)計(jì)數(shù)器,只要對(duì)計(jì)數(shù)器的進(jìn)位進(jìn)行相應(yīng)的設(shè)計(jì)就可以成為一個(gè)數(shù)字鐘。在此次設(shè)計(jì)中，主要是對(duì)秒、分為六十進(jìn)制，時(shí)為二十四進(jìn)制的計(jì)數(shù)器的設(shè)計(jì)。而整個(gè)數(shù)字鐘又是由振蕩器、分頻器、計(jì)數(shù)器、譯碼器、顯示器等幾部分組成。畢業(yè)設(shè)計(jì)的撰寫過程是對(duì)我們所學(xué)的電子技術(shù)基本理論知識(shí)的綜合運(yùn)用，對(duì)三年專業(yè)知識(shí)的一次綜合應(yīng)用、擴(kuò)充和深化，也是對(duì)我們理論運(yùn)用于實(shí)際設(shè)計(jì)的一次鍛煉。在此次的數(shù)字鐘設(shè)計(jì)過程中，更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。學(xué)會(huì)了利 Max+plus 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。本設(shè)計(jì)是采用硬件描述語言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字鐘的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。設(shè)計(jì)的過程變的相對(duì)簡(jiǎn)單，容易修改等優(yōu)點(diǎn)，相信隨著電子技術(shù)的發(fā)展，數(shù)字鐘的功能會(huì)更加多樣化，滿足人們的各種需要。同時(shí)，也讓我了解到電子系統(tǒng)的設(shè)計(jì)輸入可以用原理圖、波形、VHDL語言等方式輸入，下載配置前的整個(gè)過程幾乎不涉及到整個(gè)硬件，而硬件設(shè)計(jì)的修改也如同修改軟件程序樣快捷方便，即通過軟件方式的設(shè)計(jì)與測(cè)試，達(dá)到對(duì)特定功能的硬件電路的設(shè)計(jì)實(shí)現(xiàn)，這種現(xiàn)代電子系統(tǒng)設(shè)計(jì)技術(shù)采用自頂向下分層次、模塊化設(shè)計(jì)方法，先化整為零，再優(yōu)化綜合，靈活通用．已成為研制、開發(fā)數(shù)字系統(tǒng)最34理想的選擇，是現(xiàn)代電子電路設(shè)計(jì)方法的一個(gè)趨勢(shì)，體現(xiàn)了硬件設(shè)計(jì)向軟件化方向發(fā)展的新思路。35參考文獻(xiàn)[1] 王開軍,:機(jī)械工業(yè)出版社,2022，P2865[2] :電子工業(yè)出版社,2022, P55~P80[3] :清華大學(xué)出版社,1995, P26P55[4] 潘松， ：科學(xué)出版社,2022, P93P128[5] 陳新華，EDA 技術(shù)與應(yīng)用. 北京:機(jī)械工業(yè)出版社,2022[6] :電子工業(yè)出版社，1996[7] 符興昌，EDA 2022，52：268269[8] 曾繁泰，李冰，李曉林．EDA 工程概論．北京:清華大學(xué)出版社，2022．P197P236 [9] 劉君，常明，（VHDL）理工大學(xué)學(xué)報(bào)，2022，第 23 卷 第 4 期，4041[10] 曹瑞，基于 EDA 2022，72：27327536致 謝在本次畢業(yè)設(shè)計(jì)中，曾遇到過不少問題，如果單靠我個(gè)人的努力，是很難按時(shí)完成的，在此，謹(jǐn)對(duì)我的指導(dǎo)老師——?jiǎng)幚蠋煴硎局孕牡母兄x。無論在理論上還是在實(shí)踐中，都給予我無私幫助和悉心的教導(dǎo)，使我的畢業(yè)論文得以順利地按時(shí)完成。除了敬佩劉老師的專業(yè)水平外，她的治學(xué)嚴(yán)謹(jǐn)?shù)膽B(tài)度和誨人不倦的精神也是我永遠(yuǎn)學(xué)習(xí)的榜樣，并將積極影響我今后的學(xué)習(xí)和工作，在此向劉老師致以深深的敬意。同時(shí)，也十分感謝學(xué)院領(lǐng)導(dǎo)、班主任、各位同學(xué)對(duì)我的關(guān)懷、幫助，為我提供了良好的環(huán)境以及各方面的支持。是他們給于了我很多專業(yè)知識(shí)，為寫本文打下了堅(jiān)實(shí)的基礎(chǔ)。另外，從開始進(jìn)入課題到論文的順利完成，有多少可敬的師長(zhǎng)、同學(xué)、朋友給了我無言的幫助，在這里請(qǐng)接受我誠摯的謝意! 一分耕耘一分收獲，我相信在我以后的工作中我也會(huì)拿出做此次設(shè)計(jì)一樣的認(rèn)真和努力來完成我的各個(gè)任務(wù)。最后，再次對(duì)關(guān)心、幫助我的老師和同學(xué)表示衷心的