基于fpga的數(shù)字鐘的設(shè)計-資料下載頁
2024-12-01 22:48本頁面
【導(dǎo)讀】循環(huán)計數(shù)；具有校對功能。本設(shè)計采用EDA技術(shù)，以硬件描述語言VHDL為系統(tǒng)邏輯描述手段設(shè)計文件，構(gòu)建了一個基于FPGA的數(shù)字鐘。系統(tǒng)由時鐘模塊、控制模塊、計時模塊、數(shù)據(jù)譯碼模塊、顯示以及組成。分、秒的分別顯示，由按鍵輸入進行數(shù)字鐘的清零、啟停功能。
【正文】 COMPONENT DECODER IS PORT (DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0 )。 DOUT: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END COMPONENT。 SIGNAL CLK1HZ,C1,C2,C3,C4:STD_LOGIC。 SIGNAL DOUTSL,DOUTML:STD_LOGIC_VECTOR(3 DOWNTO 0)。 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 13 SIGNAL DOUTSH,DOUTMH:STD_LOGIC_VECTOR(2 DOWNTO 0)。 SIGNAL RDOUTL:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL RDOUTSH,RDOUTMH:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL RDOUTH:STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL RRDOUTH:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN RDOUTSH = 39。039。amp。DOUTSH。 將秒鐘高位數(shù)據(jù)變?yōu)?4位，再進行譯碼 RDOUTMH = 39。039。amp。DOUTMH。 將分鐘高位數(shù)據(jù)變?yōu)?4位，再進行譯碼 RRDOUTH =00amp。RDOUTH。 將時鐘高位數(shù)據(jù)變?yōu)?4位，再進行譯碼 U0: DIV PORT MAP(CLK=CLK,RESET=RESET,F=CLK1HZ)。 U1:COUNTER10 PORT MAP(CLK=CLK1HZ,RESET=RESET, DIN=DINS (3 DOWNTO 0),DOUT=DOUTSL,C=C1)。 U2: COUNTER6 PORT MAP( CLK=C1,RESET=RESET, DIN=DINS(6 DOWNTO 4),DOUT=DOUTSH,C=C2)。 U3: COUNTER10 PORT MAP( CLK=C2,RESET=RESET, DIN=DINM(3 DOWNTO 0),DOUT=DOUTML,C=C3)。 U4: COUNTER6 PORT MAP( CLK=C3,RESET=RESET, DIN=DINM(6 DOWNTO 4),DOUT=DOUTMH, C=C4)。 U5: COUNTER24 PORT MAP( CLK=C4,RESET=RESET, DIN=DINH,DOUTL=RDOUTL,DOUTH=RDOUTH)。 U6: DECODER PORT MAP( DIN = DOUTSL,DOUT = SECONDL)。 U7: DECODER PORT MAP( DIN = RDOUTSH,DOUT = SECONDH)。 U8: DECODER PORT MAP( DIN = DOUTML,DOUT = MINUTEL)。 U9: DECODER PORT MAP( DIN = RDOUTMH,DOUT = MINUTEH)。 U10: DECODER PORT MAP( DIN = RDOUTL(3 DOWNTO 0),DOUT = HOURL)。 U11: DECODER PORT MAP( DIN = RRDOUTH(3 DOWNTO 0),DOUT = HOURH)。 END BEHAVIORAL。 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 14 4 各模塊的仿真 分頻器模塊仿真圖 圖 10 分頻器仿真圖 六進制計數(shù)器模塊仿真圖 圖 11 六進制計數(shù)器仿真圖 十進制計數(shù)器模塊仿真圖 圖 12 十進制計數(shù)器仿真圖 二十四進制計數(shù)器模塊仿真圖 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 15 圖 13 二十四進制計數(shù)器仿真圖 譯碼器模塊仿真圖 圖 14 譯碼器仿真圖 頂層文件模塊仿真圖 圖 15 頂層文件仿真圖 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 16 5 結(jié) 論 經(jīng)過各模塊和整體程序的仿真，達到了設(shè)計的要求。從秒的個位開始自加一， 加到九時，在下一個時鐘來臨是個位清零又開始自加一，并向秒的十位進一， 秒的十位加到六就向分的個位進一，秒的十位清零又開始計數(shù)，分的個位加到十就向分的十位進一，分的十位清零又開始計數(shù)，分的十位加到六就向時進一，時加到二十四自清 零。 在此次設(shè)計過程中，最大的優(yōu)點是采用了自頂向下的模塊化設(shè)計，使程序清晰易懂，在秒和分的計數(shù)器的設(shè)計時，考慮到分秒都是六十進制，而分秒的顯示都是個位和十位分開顯示，為了譯碼方便，采用了六進制和十進制計數(shù)器套用的設(shè)計方法，看起麻煩實際使程序更易設(shè)計。 雖然在設(shè)計程序時具備一定的有點，同時也有一定的缺點，比如說延時的問題，這使得時鐘在實際運行時并不十分精確。在用 QuartusⅡ進行仿真時，當顯示數(shù)據(jù)較大較長時可能出現(xiàn)亂碼，我一直也沒有將這個問題解決掉，自己水平還有限，還需要不斷努力，對于延時，則將時鐘信號調(diào)大 一點，延時就會減小，在譯碼器的仿真時，因為輸出的是七段數(shù)碼管點亮?xí)r的代碼，會讓人誤以為是二進制數(shù)表示的十進制數(shù)，在這里要更加認真仔細，不然很容易出錯。 在此次的數(shù)字鐘設(shè)計過程中，我更進一步地熟悉有關(guān)數(shù)字電路的知識和具體應(yīng)用。學(xué)會了利用 QuarterII 軟件進行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計的存在的問題和缺陷，從而進行程序的調(diào)試和完善。 在此，特別感謝指導(dǎo)我設(shè)計的陳老師，在這次的設(shè)計中，陳老師給了我許多建議，讓我的設(shè)計更加完善，在仿真時，陳老師給了我許多幫 助，每當仿真出問題時，陳老師總是悉心得給我講解出問題的地方和原因，我也從中學(xué)到了許多分析問題的方法，也從中學(xué)到了不少其他的東西。再次感謝陳老師的指導(dǎo)！ 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 17 參 考 文 獻 [1] 劉愛榮，王振成 .EDA技術(shù)與 CPLD/FPGA開發(fā)應(yīng)用簡明教程 [M].清華大學(xué)出版社， 2020. [2] 陳忠平，高金定，高見芳 .基于 QuuartusⅡ的 FPGA/CPLD 設(shè)計與實踐 [M].電子工業(yè)出版社， 2020. [3] 劉君，常明，秦娟 .基于硬件描述語言（ VHDL）的數(shù)字時鐘設(shè)計 [J].天津理工大學(xué)學(xué)報，2020:第 23卷 第 4期， 4041. [4] 王開軍 ,姜宇柏 .面向 CPLD/FPGA 的 VHDL設(shè)計 [M].機械工業(yè)出版社 ,2020:2865.
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