基于dds技術(shù)利用vhdl設(shè)計(jì)的數(shù)字移相信號(hào)發(fā)生器-資料下載頁(yè)
2025-08-10 16:32本頁(yè)面
【正文】 vice_family = Cyclone, lpm_hint = ENABLE_RUNTIME_MOD=NO, lpm_type = altsyncram, numwords_a = 1024, operation_mode = ROM, outdata_aclr_a = NONE, outdata_reg_a = UNREGISTERED, widthad_a = 10, width_a = 10, width_byteena_a = 1 ) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0 )。END SYN。 生成正弦數(shù)據(jù)的程序和文件 ，可以用QUARTUS 打開本次基于DDS的數(shù)字相移信號(hào)發(fā)生器， 其主要功能在于相位差的實(shí)現(xiàn)，并在此基礎(chǔ)上完成指定信號(hào)的合成輸出。本設(shè)計(jì)未采用專用DDS芯片，而是通過VHDL語言編程來實(shí)現(xiàn)移相信號(hào)發(fā)生器的主要功能，完全自行開發(fā)，可以根據(jù)實(shí)際設(shè)計(jì)的要求來增刪DDS的各項(xiàng)功能，具有靈活、方便等特點(diǎn)，同時(shí)通過設(shè)計(jì)，可以加強(qiáng)運(yùn)用FPGA設(shè)計(jì)數(shù)字系統(tǒng)的能力，熟練Quartus 2 軟件的使用，提高VHDL語言的編程能力。我在元旦放假前開始準(zhǔn)備這次合成設(shè)計(jì),我首先在網(wǎng)上和圖書館找了許多資料,然后開始寫程序。在程序調(diào)試的過程中還出現(xiàn)了許多問題。一些語言上的錯(cuò)誤需要注意。然后是在軟件環(huán)境上的方針。仿真出波形之后再下載到實(shí)驗(yàn)箱上。下載完后觀察波形。我發(fā)現(xiàn)波形怎么都調(diào)試不出來。后來問同學(xué)怎么回事，同學(xué)也調(diào)不出來。我們仔細(xì)觀察了仿真結(jié)果，應(yīng)該是對(duì)的?？墒菫槭裁床ㄐ尉统霾粊砟?？就算程序是錯(cuò)誤的，波形也應(yīng)該像個(gè)正弦波啊，可是正弦波的樣子都沒有。我們商量了一下，我們只好問老師了。齊老師到了之后，首先看了看我們的仿真結(jié)構(gòu)，然后看看實(shí)驗(yàn)箱的接線，最后發(fā)現(xiàn)一個(gè)跳冒沒接。接上后，重新觀察波形，結(jié)果出來了。其實(shí)，我們就不知道這個(gè)跳冒是什么，老師講解之后才明白。我真是為之汗顏啊。這讓我明白了，就是你理論上什么都明白了。實(shí)際情況中還會(huì)出現(xiàn)許多問題。只有不斷地實(shí)踐，才會(huì)積累經(jīng)驗(yàn)，才會(huì)弄懂更多問題。這次課程設(shè)計(jì)真真正正的讓我認(rèn)識(shí)到理論知識(shí)的重要性。當(dāng)我做好讓張老師檢查時(shí)，沒實(shí)現(xiàn)相移180度的功能。而王老師則是讓我們?cè)诎l(fā)揮部分來實(shí)現(xiàn)—，以及頻率由1HZ到5HZ的單位改變。這讓我感覺到理論知識(shí)的匱乏，也讓我認(rèn)識(shí)到理論知識(shí)的重要性。只有在理論知識(shí)扎實(shí)的掌握之后，自己才會(huì)在實(shí)踐中得到應(yīng)有的發(fā)揮，及在工作中的應(yīng)用。并且在此感謝各位老師和同學(xué)們的熱心幫助。評(píng) 語 成績(jī)： 27
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