【正文】 0)。 enable : in std_logic。 end ponent。 clk1 : in std_logic。 (5) 跑表 顯示模塊 輸入信號 ? 系統(tǒng)電源復位信號 sysreset； ? 外部 時鐘信號 clk； ? 小時十位信號 hr10； ? 小時個位信號 hr； ? 分十位信號 min10； ? 分個位信號 min； ? 秒十位信號 sec10； ? 秒個位信號 sec； ? 秒位信號 sec01； ? 秒位信號 sec001。 (1) 鍵輸入模塊 輸入信號 ? 復位開關信號 reset； ? 啟 /停開關 信號 on_off； ? 外部時鐘信號 clk； ? 來消除抖動的時鐘信號 clk1，由時鐘分頻模塊提供。 當 跑表 開始 正常計時的時候，需要進行定時計數(shù)操作，由于時間顯示器是由 8 個LED 七段顯示數(shù)碼管組成的，因此需要產(chǎn)生 8 位的計時信息：小時十位信號、小時個位信號、分十位信號、分個位信號、秒十位信號、秒個位信號、 秒位信號和 秒位 22 信號。 21 頂層結(jié)構(gòu)體的設計及 VHDL 源代碼 在任何自頂向下的 VHDL 設計描述中，設計人員常常將整個設計的系統(tǒng)劃分為幾個模塊，然后采用結(jié)構(gòu)描述方式對整個系統(tǒng)進行描述。 use 。需要描述的不僅是信號的方 向，還包括信號的類型。這 時 ，通過輸出線 choose（ 7 downto 0）來選擇指定的一位 LED 七段顯示數(shù)碼管 。 (4) 當對 跑表 進行更換電源操作時，由系統(tǒng)電源復位電路提供給該系統(tǒng)一個電源復位信號 sysreset。 (4) 要求 跑表 的最長計時時間為 24 小時。 18 第三章 跑表 的設計 跑表 的功能描述 這里將要討論的 跑表 經(jīng)常應用在體育競賽中 和一些要求準確計時的領域。 ] [ BEGIN 實體語句部分 。 (7) VHDL 更接近于算法的推演，而不必關系如何用邏輯電路實現(xiàn)這種算法的過程 (8) 硬件描述語言 VHDL 沒有固定的目標器件，從而能在多種廠商的器件之間相互通用 ，具備很好的彈性和可移植性。由于當時工業(yè)界的迫切需要， IEEE 標準化委員會于 1987 年將其確定為標準硬件描述語言，即 IEEE 1076—1987 標準。 (2) 建立 /保持時間分析模式。 設計輸入編輯器 設計編輯器 設計校驗器 器件編程 器 MAX+plusⅡ信息處理和層次顯示 圖 MAX+plusⅡ 組成 13 圖 MAX+plusⅡ 管理器窗 口 MAX+plusⅡ 層次顯示器用來顯示當前項目使用和產(chǎn)生的所有文件，并以層次結(jié) 構(gòu)的方式展現(xiàn)出來，如圖 所示，用鼠標點擊層次顯示器窗口中的任何一項，則可看到相應的詳細信息。 MAX+plusⅡ 軟件 MAX+plusⅡ 簡介 MAX+plusⅡ 全稱為 Multiple Array Matrix AND Programmable Logic User System,是美國 Altera 公司開發(fā)的 EDA 軟件平臺，用于該公司可編程邏輯器件的設計開發(fā)，與用戶特定的設計要求極易適配，目前已有 版本。日本、韓國都有 ASIC 設計工具，但不對外開放 。 在信息通信領域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計算機及軟件技術、第三代移動通信技術、信息管理、信息安全技術，積極開拓以數(shù)字技術、網(wǎng)絡技術為基礎的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟增長點。 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程圖 21 如下： 10 文 本 圖 / V H D L 文 本 編 輯時 序 與 功 能門 級 仿 真綜 合F P G A / C P L D編 程 下 載F P G A / C P L D器 件 和 電 路 系 統(tǒng)F P G A / C P L D 適 配 圖 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程圖 EDA 的應用 EDA 在教學、科研、產(chǎn)品設計與制造等各方面都發(fā)揮著巨大的作用。3 下載文件，如 JED 或 POF 文件 。設計的第二步是綜合，將軟件設計與硬件的可實現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路的關鍵步驟。 CAE 這種以原理圖為基礎的 EDA 系統(tǒng)，雖然直觀，且易于理解，但對復雜的電子設計很難達到要求，也不宜于設計的優(yōu)化。所以 EDA 技術將成為電子設計領域中的極其重要的組成部分。 本系統(tǒng)采用的 FPGA 芯片為 Altera 公司的 EPF10K10LC844,用 VHDL 和 MAX+plus Ⅱ 軟件工具開發(fā) ,設計輸入完成后 ,進行整體的編譯和邏輯仿真 ,然后 進行轉(zhuǎn)換、延時仿 7 真生成配置文件 ,最后下載至 FPGA 器件 ,完成結(jié)果功能配置 ,實現(xiàn)其硬件功能。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設計 和應用成為電子工程師必備的一種技能。 6 CPLD 概述 CPLD ( Complex Programmable Logic Device ) 復雜可編程邏輯器件，是從 PA L和 GAL 器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復雜，屬于大規(guī)模集成電路范圍。隨時提醒這些容易忘記時間的人。 時間對人們來說總是那么寶貴，工作的忙碌性和繁雜性容易使人忘記當前的時間。將 跑表 分為五個模塊：鍵輸入模塊、分頻模塊、控制模塊、計時模塊和顯示模塊。 關鍵詞 ： 跑表 ； VHDL 語 言； MAX+plus Ⅱ ； CPLD 3 ABSTRACT Stopwatch, which is used to measure shorter and more accurate time, has a wide application in sport game. This paper introduces the design principles and design process of the stopwatch. The stopwatch consists of five modules, that is, key input module, subfrequency module, control module, timing module and display module. The stopwatch is achieved by connecting each module. The function of each module and the stopwatch is described through VHDL language. With the help of Altera39。例如，許多火災都是由 于人們一時忘記了關閉煤氣或是忘記充電時間。因此，研究數(shù)字 跑表 及擴大其應用，有著非?，F(xiàn)實的意義。 CPLD 主要是由可編程邏輯宏單元 ( MC， Macro Cell ) 圍繞中心的可編程互連矩陣單元組成。系統(tǒng)功能要求： (1) 具有時鐘秒表系統(tǒng)功能要求顯示功能 ,用 4 個數(shù)碼管分別顯示秒和百分秒 。 EDA 的介紹 電子設計自動化 (EDA)是一種實現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設計的技術，它與電子技術、微電子 技術的發(fā)展密切相關，吸收了計算機科學領域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺，是 20 世紀 90 年代初從 CAD(計算機輔助設計 )、CAM(計算機輔助制造 )、 CAT(計算機輔助測試 )和 CAE(計算機輔助工程 )的概念發(fā)展而來的。它利用計算機的圖形編輯、分析和存儲等能力，協(xié)助工程師設 計電子系統(tǒng)的電路圖、印刷電路板圖 :采用二維圖形編輯與分析，主要解決電子線路設計后期的大量重復性工作，可以減少設計人員的煩瑣重復勞動但自動化程度低，需要人工干預整個設計過程。這種設計方法使 設計者不能預測下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機調(diào)試時才確定，也很難通過局部電路的調(diào)整使整個系統(tǒng)達到既定的功能和指標，不能保證一舉成功。功能仿真僅對設計描述的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設計的要求，仿真過程不涉及具體器件的硬件特性，如延遲特性。時序仿真的網(wǎng)表文件中包含了較為精確的延遲信息。一般學習電路仿真工具（如 EWB、 PSPICE）和 PLD 開發(fā)工具（如 Altera/Xilinx 的器件結(jié)構(gòu)及開發(fā)系統(tǒng)），為今后工作打下基礎。開展 “ 數(shù)控化 ” 工程和 “ 數(shù)字化 ” 工程。據(jù)最新統(tǒng)計顯示，中國和印度正在成為電子設計自動化領域發(fā)展最快的兩個市場，年復合增長率分別達到了 50%和 30%。 12 MAX+plusⅡ 軟件平臺提供了強大的庫功能，有豐富的基本符號庫和已建好的宏庫供用戶調(diào)用。 MAX+plusⅡ 的圖形編輯器、符號編輯器、文本編輯器、波形編輯器 是用來輸入或編輯用戶的設計文件。分析時序電路的性能，包括限制性能上有限制的延遲，最小的時鐘周期和最高的電路工作頻率。 (2) VHDL 有良好的可讀性，它可以被計 算機接受，也容易被讀者理解。 在應用程序中，實體是唯一的，結(jié)構(gòu)體可以具有多個。它描述了一個系統(tǒng)或者電路的外觀圖。在任何情況下只要按下復位開關， 跑表 都要無條件地進行復位操作，即使是在計時過程中也要無條件地進行清零操作。 根據(jù)上面 跑表 的功能描述，不難給出該 跑表 的輸入和輸出電路。這樣，在設計中就需要一個八條輸出線，用來選通指定的一位 LED 七段顯示數(shù)碼管。 ? 然后再次按下復位開關 reset 進行 跑表 的復位清零操作，為 跑表 的下次計時做準備。 我們知道， VHDL 的系統(tǒng)接口是由實體說明來描述的。 sysreset : in std_logic。同步電路的方案很多 ，圖 32 是一種 既有消抖功能又有同步功能的電路，應用的非常廣泛。我們通過信號 choose（ 7 downtown 0）來進行 8 個 LED 七段顯示數(shù)碼管的選 擇，從而將輸出信號 segment（ 6 downtown 0）送到相應的 LED 七段顯示數(shù)碼管上以完成 跑表 計時的顯示。 輸出信號 ? 用來消除抖動的時鐘信號 clk1； ? 跑表 的內(nèi)部計時時鐘信號 clk0。其中 5 個模塊以元件的形式給出，首先在結(jié)構(gòu)體的說明部分進行元件說明，然后在結(jié)構(gòu)體中進行例化調(diào)用。 end ponent。 on_off0 : in std_logic； clk0 : in std_logic。 hr : out std_logic_vector(3 downto 0)。 ponent display 26 port ( sysreset : in std_logic。 sec01 : out std_logic_vector(3 downto 0)。 signal clk1 : std_logic。 signal sec : std_logic_vector(3 downto 0)。前面已經(jīng)介紹了一種既有消抖功能又有同步功能的電路，但是這 個電路只適用于得到一個寬度較大的鍵輸入脈沖。 use 。 on_off_tmp1 = on_off。 end rtl。 use 。 else count = count +1。 end process。 clk_div : out std_logic)。 end process。 源代碼 library ieee。 end clk_div。 end ponent。 在源代碼 中，先將外部時鐘信號 clk 進行 10 分頻，然后將得到的信號再進行 4分頻?？刂颇K的功能描述如源代碼 所示。 architecture rtl of control is signal strobe : std_logic。 跑表 計時模塊的輸入信號包括去除抖動后的復位信號 reset0、系統(tǒng)電源復位信號 sysreset、 跑表 的內(nèi)部計時時鐘信號clk0 和 跑表 定時計數(shù)的使能信號 enable。 use 。 architecture rtl of count10 is signal q_tmp : std_logic_vector(3 downto 0)。 end process。 use 。 begin process(clk) begin if (clk?event and clk =?1?) then if (reset = ?1?) then q_tmp = (others = ?0?)。 cout = ?1? when q_tmp =”101” and enable =?1? else ?0