【正文】 cout = ?1? when q_tmp =”101” and enable =?1? else ?0?。 use 。 architecture rtl of count10 is signal q_tmp : std_logic_vector(3 downto 0)。 跑表 計時模塊的輸入信號包括去除抖動后的復位信號 reset0、系統(tǒng)電源復位信號 sysreset、 跑表 的內部計時時鐘信號clk0 和 跑表 定時計數的使能信號 enable?？刂颇K的功能描述如源代碼 所示。 end ponent。 源代碼 library ieee。 clk_div : out std_logic)。 else count = count +1。 end rtl。 use 。 signal sec : std_logic_vector(3 downto 0)。 sec01 : out std_logic_vector(3 downto 0)。 hr : out std_logic_vector(3 downto 0)。 end ponent。 輸出信號 ? 用來消除抖動的時鐘信號 clk1； ? 跑表 的內部計時時鐘信號 clk0。同步電路的方案很多 ，圖 32 是一種 既有消抖功能又有同步功能的電路，應用的非常廣泛。 我們知道， VHDL 的系統(tǒng)接口是由實體說明來描述的。這樣，在設計中就需要一個八條輸出線，用來選通指定的一位 LED 七段顯示數碼管。在任何情況下只要按下復位開關， 跑表 都要無條件地進行復位操作，即使是在計時過程中也要無條件地進行清零操作。 在應用程序中，實體是唯一的，結構體可以具有多個。分析時序電路的性能，包括限制性能上有限制的延遲，最小的時鐘周期和最高的電路工作頻率。 12 MAX+plusⅡ 軟件平臺提供了強大的庫功能，有豐富的基本符號庫和已建好的宏庫供用戶調用。開展 “ 數控化 ” 工程和 “ 數字化 ” 工程。時序仿真的網表文件中包含了較為精確的延遲信息。這種設計方法使 設計者不能預測下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機調試時才確定，也很難通過局部電路的調整使整個系統(tǒng)達到既定的功能和指標，不能保證一舉成功。 EDA 的介紹 電子設計自動化 (EDA)是一種實現(xiàn)電子系統(tǒng)或電子產品自動化設計的技術，它與電子技術、微電子 技術的發(fā)展密切相關，吸收了計算機科學領域的大多數最新研究成果，以高性能的計算機作為工作平臺，是 20 世紀 90 年代初從 CAD(計算機輔助設計 )、CAM(計算機輔助制造 )、 CAT(計算機輔助測試 )和 CAE(計算機輔助工程 )的概念發(fā)展而來的。 CPLD 主要是由可編程邏輯宏單元 ( MC， Macro Cell ) 圍繞中心的可編程互連矩陣單元組成。例如，許多火災都是由 于人們一時忘記了關閉煤氣或是忘記充電時間。將 跑表 分為五個模塊：鍵輸入模塊、分頻模塊、控制模塊、計時模塊和顯示模塊。隨時提醒這些容易忘記時間的人。 CPLD 器件已成為電子產品不可缺少的組成部分，它的設計 和應用成為電子工程師必備的一種技能。所以 EDA 技術將成為電子設計領域中的極其重要的組成部分。設計的第二步是綜合，將軟件設計與硬件的可實現(xiàn)性掛鉤，這是將軟件轉化為硬件電路的關鍵步驟。 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程圖 21 如下： 10 文 本 圖 / V H D L 文 本 編 輯時 序 與 功 能門 級 仿 真綜 合F P G A / C P L D編 程 下 載F P G A / C P L D器 件 和 電 路 系 統(tǒng)F P G A / C P L D 適 配 圖 基于 EDA 工具的 FPGA/CPLD 開發(fā)流程圖 EDA 的應用 EDA 在教學、科研、產品設計與制造等各方面都發(fā)揮著巨大的作用。日本、韓國都有 ASIC 設計工具，但不對外開放 。 設計輸入編輯器 設計編輯器 設計校驗器 器件編程 器 MAX+plusⅡ信息處理和層次顯示 圖 MAX+plusⅡ 組成 13 圖 MAX+plusⅡ 管理器窗 口 MAX+plusⅡ 層次顯示器用來顯示當前項目使用和產生的所有文件，并以層次結 構的方式展現(xiàn)出來，如圖 所示，用鼠標點擊層次顯示器窗口中的任何一項，則可看到相應的詳細信息。由于當時工業(yè)界的迫切需要， IEEE 標準化委員會于 1987 年將其確定為標準硬件描述語言，即 IEEE 1076—1987 標準。 ] [ BEGIN 實體語句部分 。 (4) 要求 跑表 的最長計時時間為 24 小時。這 時 ，通過輸出線 choose（ 7 downto 0）來選擇指定的一位 LED 七段顯示數碼管 。 use 。 當 跑表 開始 正常計時的時候，需要進行定時計數操作，由于時間顯示器是由 8 個LED 七段顯示數碼管組成的，因此需要產生 8 位的計時信息：小時十位信號、小時個位信號、分十位信號、分個位信號、秒十位信號、秒個位信號、 秒位信號和 秒位 22 信號。 (5) 跑表 顯示模塊 輸入信號 ? 系統(tǒng)電源復位信號 sysreset； ? 外部 時鐘信號 clk； ? 小時十位信號 hr10； ? 小時個位信號 hr； ? 分十位信號 min10； ? 分個位信號 min； ? 秒十位信號 sec10； ? 秒個位信號 sec； ? 秒位信號 sec01； ? 秒位信號 sec001。 end ponent。 sec01 : out std_logic_vector(3 downto 0)。 signal reset0 : std_logic。 鍵輸入模塊 前面已經提到過，由于 跑表 的復位開關和啟 /停開關采用按鍵的輸入方式，其產生時刻和持續(xù)時間的長短是隨機不定的，且存在因開關簧片反彈引起的電平抖動現(xiàn)象，因此必須在每個開關后面加一個鍵輸入模塊。 29 reset0 : out std_logic。 源代碼 library ieee。 else clk_div = ?0? 。 else 32 count = count +1。 clk : in std_logic。 clk0 = clk0_tmp。 on_off0 : in std_logic； clk0 : in std_logic。 先來描述十進制計數器，它的輸入端口主要包括復位端口 reset、使能端口 enable和時鐘輸入端口 clk；輸出端口主要包括計數輸出端口 q 和進位輸出端口 cout。 end if。 q : out std_logic_vector(2 downto 0))。 use 。 end if。 三進制計數器和六進制計數器的描述結構與十進制計數器的描述結構完全相同，所不同的僅僅是計數器輸出的位數不同。 enable : in std_logic。 end if。該模塊的輸入信號是去除抖動后的復位信號 reset0、去除抖動后的啟 /停信號 on_off0、系統(tǒng)電源復位信號 sysreset 和 跑表 的內部計時時鐘信號 clk0。 clk_div : out std_logic)。 end if。 use 。 clk_div : out std_logic)。 end process。 下面就是鍵輸入模塊中輸入信號和輸出信號之間應該保持的定時關系。 signal hr10 : std_logic_vector(1 downto 0)。 hr : out std_logic_vector(3 downto 0)。 ponent time_counter port ( sysreset : in std_logic。 on_off : in std_logic。這 5 個模塊的連接關系 如圖 33所示。 segment : out std_logic_vector(6 downto 0))。 圖 跑表 系統(tǒng)的結構框圖 20 頂層設計的 VHDL 源代碼 頂層實體設計及 VHDL 源代碼 在任何自頂向下的 VHDL 設計描述中，首先要做的第一步就是描述頂層信號的接口，正如圖 31 所示。 (3) 由于 跑表 的計時精度為 秒，所以提供給 跑表 內部定時的時鐘信號頻率應該大于 100Hz。端口說明是對外引腳的描述，它包括引腳的名稱、信號的傳輸方向和傳輸的數據類型。 (5) VHDL 已成為 IEEE 承認的一個工業(yè)標準，事實上已成為通用硬件描述語言。 圖 MAX+plusⅡ 信息處理窗口 MAX+plusⅡ 定時分析器，提供了 3 種分析模式 ： (1) 延遲矩陣分析模式。 EDA 水平不斷提高，設計工具趨于完美的地步 。 中國 EDA 市場已漸趨成熟，不過大部分設計工程師面向的是 PC 主板和小型 ASIC 11 領域，僅有小部分（約 11%）的設計人員研發(fā)復雜的片上系統(tǒng)器件。1 適配報告 :內容包括芯片內資源分配與利用、引腳鎖定、設計的布爾方程描述情況等 。其主要特征是 具備了自動布局布線和電路的計算機仿真、分析和驗證功能。百分秒設置方面每按一下 ,百分秒會自動加 1 ,采用 100 進制計數 ,當計數到 99 時 ,向上進位并恢復 00 。 數字跑表 從原理上講是一種典型的數字電路，其中包括了組合邏輯電路和時序電路。 MAX + plus Ⅱ 。 VHDL language。數字跑表 是一種用數字電路技術實現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置，具有更更長的使用壽命， 因此得到了廣泛的使用。 (3) 開啟時間設定、關閉時間設定可通過控制信號中的時間調節(jié)來設置 ,在秒設置方面每按一下 ,秒就會自動加 1 ,采用 60 進制計數 ,當計數到 59 時又會恢復為 00 。 80 年代初期， EDA 技術開始設計過程的分析，推出了以仿真 (邏輯模擬、定時分析和故障仿真 )和自動布局與布線為核心的 EDA 產品，這一階段的 EDA 己把一系列計算機學科的最新成果引入電子設計，形成了 CAE 計算機輔工程。適配完成后， EDA 軟件將產生針對此項設計的多項結果 。 EDA 技術的發(fā)展趨勢 從目前的 EDA 技術來看，其發(fā)展趨勢是政府重視、使用普及、應用文泛、工 具多樣、軟件功能強大。 EDA 技術的應用廣泛，現(xiàn)在已涉及到各行各業(yè)。 14 圖 MAX+plusⅡ 層次顯示器 窗口 MAX+plusⅡ 的仿真器 可以對編譯完成后的項目進行功能仿真和時序仿 真。 (4) 支持大規(guī)模設計的分解和已有設計的再利用。類屬說明提供靜態(tài)信息通道，適用于規(guī)定端口的大小、實體中包括元件的多少以及時間特性等。 (2) 當做好計時準備后按下 跑表 的啟 /停開關 on_off， 跑表 開始計時， 跑表 的最小計時單位是 秒；計時完畢后再按一下 跑表 的啟 /停開關 on_off，將終止 跑表 的 計時操作。 根據上述考慮，可以畫出 跑表 系統(tǒng)的結構框圖， 如圖 31 所示 ， 它說明了整個系統(tǒng)的外部輸入和輸出情況。 choose : out std_logic_vector(7 downto 0)。 通過上面的說明，不難看出我們可以將 跑表 系統(tǒng)劃分為 5 個模塊：鍵輸入模塊、時鐘分頻模塊、控制模塊、 跑表 計時模塊、和顯示 模塊。 源代碼 2 architecture structure of stopwatch is ponent keyin port ( reset : in std_logic。 end ponent。 hr10 : out std_logic_vector(1 downto 0)。 signal reset0 : std_logic。該同步消抖電路的功能是：每按一下復位開關 reset，鍵輸入模塊將輸出一個寬度為 1ms 的復位脈沖 reset0；每按一下啟 /停開關 on_off，鍵輸入模塊將輸出一個寬度為 1ms 的啟 /停脈沖 on_off0。 end if。 reset : in std_logic。