【正文】 我從老師那里學到的不僅僅是知識，更重要的是對事業(yè)忘我的追求、高度的使命感、責任感及和藹熱情的品質(zhì)，這些將使我受益一生，并將激勵我不斷向前奮進。挫折是一份財富，經(jīng)歷是一份擁有。2. 圖形化界面頂層設(shè)計，如設(shè)計時輸出端口dout【0..3】為四輸出端口，定義是應(yīng)該用..，不能用：，另外連線時候可能是一端口連到多端口，或者多端口連到一端口，這時候應(yīng)該注意連線的根數(shù)。只知道出現(xiàn)了問題，就是不知道到問題的根源在哪里，好長時間都沒有找出問題的所在。經(jīng)測試，該系統(tǒng)性能可靠、測量精確。采用復(fù)雜可編程邏輯器件，以EDA工具為開發(fā)手段、運用VHDL語言編程進行數(shù)字頻率計的設(shè)計，將在使系統(tǒng)大大簡化的同時，提高儀器整體的性能和可靠性。 編程下載和測試 編程下載 在EDA實驗箱上按照管腳配置進行連線，然后下載到EDA實驗箱上。END ONE。END IF。139。ARCHITECTURE ONE OF FENG250 ISSIGNAL COUNT:INTEGER RANGE 0 TO USE 。END PROCESS。ELSE A=A+1。BEGINPROCESS(CLK)BEGINIF CLK39。Entity t4 isPort (clk: in std_logic。END ONE。ELSIF(SEL=10)THEN DATA=C。 DATA:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。USE 。architecture behave of decode isbegin with qin select qout= 11000000when 0000, 11111001when 0001, 10100100when 0010, 10110000when 0011, 10011001when 0100, 10010010when 0101, 10000010when 0110, 11111000when 0111, 10000000when 1000, 10010000when 1001, NULL when others。use 。qin是輸入信號，qout是輸出信號，連接于數(shù)碼管。 end process。event and clk=39。 cq : in std_logic_vector(3 downto 0)。 鎖存器LOCK的程序如下：library ieee。 end process。 when 5 = wei_temp = 011111。 when 3 = wei_temp = 110111。 when 1 = wei_temp = 111101。 end if。event and clk_div1=39。 end if。 else t2:=t2+1。 then if t1=2500 then t1:=0。 variable t2 : integer range 0 to 10000。 test_clk_out=clk_div1。 u15:decode port map(qin = led3,qout=dula_temp3)。 u12 : reg4 port map(clk=lock1,cq=cq5, led=led5)。 u8 : reg4 port map(clk=lock1,cq=cq1, led=led1)。 u4 : t10 port map(clk=cout3,clr=clr1,ena=ena1, cq=cq4,cout=cout4)。 signal cq1,cq2,cq3,cq4,cq5,cq6 : std_logic_vector(3 downto 0)。 qout : out std_logic_vector(7 downto 0) )。 cq : in std_logic_vector(3 downto 0)。 clr : out std_logic。 cout : out std_logic)。 signal clk,clk_div1 : std_logic。 dula : out std_logic_vector(7 downto 0) )。use 。f_in為測試信號，mclk為輸入時鐘，carry_out為溢出信號，test_clk_out為內(nèi)部分頻輸出的10000HZ信號，方便自測該程序，wei為六個數(shù)碼管的位選，dula為數(shù)碼管的段選。在源程序中COUT是計數(shù)器進位輸出；[3..0]是計數(shù)器的狀態(tài)輸出；CLK是始終輸入端；CLR是復(fù)位控制輸入端，當CLR=1時，[3..0]=0；CS是使能控制輸入端，當CS=1時，計數(shù)器計數(shù)，當CS=0時，計數(shù)器保持狀態(tài)不變。end if。 if cqi=9 then cout=39。)。139。 elsif clk39。139。 cout: out std_logic)。Use 。end。 end if。 then clr=39。 process(clk,div2clk) begin if clk=39。139。end ctl。entity ctl is 計數(shù)允許、鎖存數(shù)據(jù)和清零三個控制信號 port( clk : in std_logic。當計數(shù)使能和時鐘信號同時出現(xiàn)低電平的時候，計數(shù)復(fù)位信號clr有效，將計數(shù)器清零，從新開始計數(shù)。 主閘門計數(shù)及顯示電路閘門控制電 路待測信號復(fù)位清零信號振蕩分頻 原理圖圖中閘門受控制電路來的門控信號控制，在門控信號為邏輯1電平的時候，閘門打開，輸入信號通過閘門到達計數(shù)顯示電路，而當門控信號為低電平時，閘門關(guān)閉，輸入信號不能通過閘門。4. 對整個原理框圖進行編譯并通過。 ～5V。隨著現(xiàn)場可編程門陣列FPGA的廣泛應(yīng)用，以EDA工具作為開發(fā)手段，運用VHDL等硬件描述語言，將使整個系統(tǒng)大大簡化，提高了系統(tǒng)的整體性能和可靠性。隨著新型可編程邏輯器件FPGA技術(shù)的發(fā)展,能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€單個器件中,根據(jù)不同的需要所提供的門數(shù)可以從幾百門到上百萬門,從根本上解決了單片機的先天性限制問題。s he various physical quantity carry on the physical volume small and dependable sex Gao and achievement to consume a low cymometer is the diagraph instrument of research production realm indispensabilities, The digital cymometer that adopts VDHL to weave a distance to design a realization accounts, in addition to is measured the orthopedics of signal part, the key importation part and figures show part, rest all in one FPGA realization of chip, the whole system simplifies very much, and has vivid spot to change sex.Keywords: VHDL 。具有體積小、可靠性高、功耗低的特點。它不僅可以測量正弦波、方波、三角波、尖脈沖信號，而且還可以測量它們的周期。~對底層的每個電路模塊的設(shè)計，并通過軟件MAX+PLUS2完成程序的編寫通過。，讓其直觀地顯示于數(shù)碼管上。主要研究（設(shè)計）方法論述：本設(shè)計通過頻率控制模塊，將時鐘信號clk 兩分頻后分別取反賦給鎖存使能和計數(shù)使能端，這樣計數(shù)完成后就能實現(xiàn)數(shù)據(jù)的鎖存。2. 對底層的每個電路模塊的設(shè)計，并通過軟件MAX+PLUS2完成程序的編寫通過。E D A 技術(shù)就是依賴功能強大的計算機, 在E D A 工具軟件平臺上, 對以硬件描述語言V H D L為系統(tǒng)邏輯描述手段自頂而下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗證, 直至生成器件。該設(shè)計采用等精度測量方法，解決了這個問題。選題的背景和意義： 在電子技術(shù)中，頻率是最基本的參數(shù)之一