【正文】 數(shù)字輸出標(biāo)志 FLAG_F: OUT STD_LOGIC。 按鍵輸入信號 CLK_SCAN: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 END ARCHITECTURE ART。 1 = Q1。 END IF 。EVENT AND CLK=39。 INV_D = NOT D_IN 。 SIGNAL D1, D0 : STD_LOGIC 。 Q: OUT STD_LOGIC)。 DD1, DD0, 1, 0 : OUT STD_LOGIC。 USE 。 END IF 。 ELSIF CLK39。 AND PRN=39。 THEN Q=39。 ARCHITECTURE ART OF DCFQ IS BEGIN PROCESS (CLK, CLRN, PRN) BEGIN IF CLRN=39。 USE 。因?yàn)槭且話呙璧姆绞捷喠鞅稽c(diǎn)亮的，因此寄存器上的數(shù)據(jù)必須一組一組 地分開傳送，每次送 4 個位。所以 4 個數(shù)碼管就需要 16 位的存儲器。 使用電子密碼鎖的時(shí)候，只會用到三種工作模式（見圖 410），其中輸入文字模式用的是數(shù)字按鍵，只有上鎖和開鎖兩個模式必須占用功能按鍵。 (上鎖前必須預(yù)先設(shè)定一個四位的數(shù)字密碼 ) (4) 解除電鎖鍵：按下此鍵會檢 查輸入的密碼是否正確 ，若密碼正確則開鎖 。 (3) 由于這里設(shè)計(jì)的是一個四位的電子密碼鎖，所以當(dāng)輸入的數(shù)字鍵超過四個時(shí)，電路不予理會，而且不再顯示第四個以后的數(shù)字。比較器的功能是比較輸入的數(shù)字和預(yù)存密碼是否相等，相等則解鎖，綠燈亮； 不等則黃燈亮；計(jì)數(shù)器開始計(jì)數(shù)達(dá)到 3 次 則紅燈亮 。 根據(jù)以上設(shè)計(jì)思路，密碼鎖輸入電路的 VHDL程序見后的 程序，其中調(diào)用的程序（元件） 為鍵盤輸入去抖電路的 VHDL源程序 。 (5) 按鍵存儲電路 因?yàn)槊看螔呙钑a(chǎn)生新的按鍵數(shù)據(jù)，可能會覆蓋前面的數(shù)據(jù)，所以需要一個按鍵存儲電路，將整個鍵盤掃描完畢后的結(jié)果記錄下來。 (4) 鍵盤譯碼電路 上述鍵盤中的按鍵可分為數(shù)字按鍵和文字按鍵，每一個按鍵可能負(fù)責(zé)不同的功能，例如清除數(shù)碼、退位、激活電鎖、開鎖等，詳細(xì)功能參見表 43。 D0 為 1，且 D1 也為 0 時(shí)，結(jié)果 S=0， R=0， D_OUT 將維持先前的輸出信號不變。 表 42 RS 觸發(fā)器真值表 S R D_OUT 0 0 不變 1 0 1 0 1 0 D0 為 1，且 D1 也為 1 時(shí)，結(jié)果 S=1， R=0， D_OUT 才會輸出 1。 圖 48 彈跳消除電路的內(nèi)部實(shí)現(xiàn)原理圖 按鍵信號 抽樣信號 抽樣結(jié)果 按鍵信號 抽樣信號 抽樣結(jié)果 第 4 章 系統(tǒng)的原理設(shè)計(jì) 21 此處 RS 觸發(fā)器的前端連接和非門的處理原則是： ① 因?yàn)橐话闳说陌存I速度至多是 10 次 /秒，亦即一次按鍵時(shí)間是 100 ms，所以按下的時(shí)間可估算為 50 ms。 圖 46 彈跳現(xiàn)象產(chǎn)生錯誤的抽樣結(jié)果 如果調(diào)整抽樣頻率 (如圖 47 所示 )，可以發(fā)現(xiàn)彈跳現(xiàn)象獲得了改善。 掃描時(shí)依次分別掃描四列按鍵，當(dāng)掃描信號為 1110 時(shí)掃描 KY3 這一排按鍵；當(dāng)掃描信號為 1101 時(shí) ， 掃描 KY2 這一排按鍵；當(dāng)掃描信號為 1011 時(shí)掃描 KY1 這一排按鍵；當(dāng)掃描信號為 0111 時(shí) ， 掃描 KY0 這一排按鍵；每掃描一排按鍵就檢查一次是否有鍵被按下，如果這排沒有按鍵被按下就忽略，反之，如果出現(xiàn)被按下 的鍵則立刻進(jìn)行按鍵編碼的動作，且將編碼的結(jié)果儲存于寄存器中。也就是先建立一個 N 位計(jì)數(shù)器， N的 大小根據(jù)電路的需求決定， N 的值越大，電路可以分頻的次數(shù)就越多，這樣就可以獲得更大的頻率變化，以便提供多種不同頻率的時(shí)鐘信號。 根據(jù)上面所述原理，我們可得到各按鍵 的位置與數(shù)碼關(guān)系如表 41 所示。圖 45 是一個 4 3 矩陣式鍵盤的面板配置圖，其中數(shù)字 0～ 9 作為密碼數(shù)字輸入按鍵， “ *” 作為“上鎖”功能按鍵， “ ” 作為“解鎖 /清除”功能按鍵 （輸入 數(shù)字小于 4 位時(shí)按下此鍵表示清除鍵，輸人數(shù)字等于 4 位時(shí)表示解鎖 鍵 ） 。 圖 42 電子密碼鎖系統(tǒng)總體框圖 電子 密碼鎖是由 密碼鎖主體以及附加的外圍指示電路組成的 ， 其中 密碼鎖主體的主要作用是接收密碼并進(jìn)行密碼的驗(yàn)證操作 ； 附加的外圍指示電路的主要作用是用來顯示輸入的密碼和根據(jù)密碼驗(yàn)證的結(jié)果來給出不同的指示燈顯示或者啟動報(bào)警裝置 ， 而報(bào)警裝置則通常采用揚(yáng)聲器 。 圖 41 密碼鎖結(jié)構(gòu)框圖 鍵盤： 用戶對系統(tǒng)輸入密碼，采用 43 數(shù)字機(jī)械式 鍵盤實(shí)現(xiàn) 顯示器： 用來顯示輸入的密碼， 采 用 4 個 LED 數(shù)碼管實(shí)現(xiàn) 時(shí)鐘脈沖器： 用來產(chǎn)生方波信號 CPLD 控制部分 ： 核心部分，實(shí)現(xiàn)分頻、內(nèi)部邏輯 、 數(shù)字比較、數(shù)據(jù)存儲、譯碼等功能 整個電子密碼鎖系統(tǒng)的總體組成框圖如圖 42 所示。本設(shè)計(jì)中采用一個 4 3 的通用數(shù)字機(jī)械鍵盤作為該設(shè)計(jì)的輸入設(shè)備。它的邏輯控制靈活，可反復(fù)編程，有利于系統(tǒng)的擴(kuò)展和修改，而且其集成度高，保密 性好 。 (6) 密碼預(yù)置：為管理員創(chuàng)建萬用密碼以備管理 。 (2) 數(shù)碼清除：按下此鍵可清除前面所有的輸入值，清除成為“ 0000”。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的 RAM 進(jìn)行編程。 (3) FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。它是作為專用集成電路（ ASIC） 領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 CPLD 器件特點(diǎn) ： 它具有編程靈活、集成度高、設(shè)計(jì)開發(fā)周期短、適用范圍寬、開發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對設(shè)計(jì)者的硬件經(jīng)驗(yàn)要求低、標(biāo)準(zhǔn)產(chǎn)品無需測試、保密性強(qiáng)、第 3 章 CPLD/FPGA硬件平臺 13 價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn) (一般在 10,000 件以下 )之中。 CPLD 工作原理 CPLD（ Complex Programmable Logic Device），即復(fù)雜可編程邏輯器件。 (3) 用戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可實(shí)現(xiàn)不同的功能。 對用戶而言， CPLD 與 FPGA 的內(nèi)部結(jié)構(gòu)稍有不同，但用法一樣，所以多數(shù)情況下，不加以區(qū)分。當(dāng)然還有許多其它類型器件，如： Lattice， Vantis，Actel， Quicklogic， Lucent 等。比較典型的就是 Xilinx 公司的 FPGA 器件系列和 Altera 公司的 CPLD 器件系列，它們開發(fā)較早，占用了較大的 PLD 市場。同以往的 PAL,GAL等相比較， FPGA/CPLD 的規(guī)模比較大，它可以替代幾十甚至幾千塊通用 IC 芯片。 這兩種器件兼容了 PLD 和通用門陣列的優(yōu)點(diǎn) ，可實(shí)現(xiàn)較大規(guī)模的電路 ， 編程也很靈活 。它采用了 EEPROM 工藝，實(shí)現(xiàn)了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使用。 PAL 器件是現(xiàn)場可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、 EPROM 技術(shù)和 EEPROM 技術(shù)。典型的 PLD 由一個 “與 ”門和一個 “或 ”門陣列組成，而任意一個組合邏輯都可以用 “ 與一或 ” 表達(dá)式來描述，所以， PLD 能以乘積和的形式完成大量的組合邏輯功能 。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路 (ASIC)芯片，而且希望 ASIC 的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件 (FPLD)，其中應(yīng)用最廣泛的當(dāng) 屬現(xiàn)場可編程門陣列 (FPGA)和復(fù)雜可編程邏輯器件 (CPLD)。 可編程邏輯器件的發(fā)展歷史及概述 當(dāng)今社會是數(shù)字化 的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。 10 第 3 章 CPLD/FPGA 硬件平臺 20 世紀(jì) 90 年代，國際上電 子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、 工具等方面進(jìn)行了徹底的變革，取得了巨大成功。 (4) 可操作性 由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計(jì)，在不改變源程序的條件下，只需改變端口類屬參量或函數(shù)，就能輕易地改變設(shè)計(jì)的規(guī)模和結(jié)構(gòu)。此外，通過更換庫再重新綜合很容易移植為 ASIC 設(shè)計(jì)。并且具有多層次的設(shè)計(jì)描述功能，支持設(shè)計(jì)庫和可 重復(fù)使用的元件生成。 第六步：將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片 FPGA 或 CPLD 中。 第五步：利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。 第四步：利用綜合器對 VHDL 源代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件 ， 這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。 第二步：輸入 VHDL 語言 代碼，這是高層次設(shè)計(jì)中最為普遍的輸入方式。對于一個電路模塊或者數(shù)字系統(tǒng)而言 ， 定義了外部端口后 ， 一旦內(nèi)部功能算法完成后 ， 其他系統(tǒng)可以直接依據(jù)外部端口調(diào)用該電路模塊或數(shù)字系統(tǒng) ， 而不必知道其內(nèi)部結(jié)構(gòu)和算法 。其中電子設(shè)計(jì)自動化 EDA 的關(guān)鍵技術(shù)之一就是可以用硬件描述語言來描述硬件電路。 VHDL 可以用簡潔明確的代碼描述來進(jìn)行復(fù)雜控 制邏輯的設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。 早期的硬件描述語言， 如 ABELHDL、 AHDL，是由不同的 EDA 廠商開發(fā)的，互相不兼容， 而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。 HDL發(fā)展的技術(shù)源頭是：在 HDL形成發(fā)展之前，已有了許多程序設(shè)計(jì)語言，如匯編、 C、 PASCAL、 FORTRAN、 PROLOG等。目前利用硬件描述語言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計(jì)。不僅如此，高層次設(shè)計(jì)只是定義系統(tǒng)的行為特性，可以不涉及實(shí)現(xiàn)工藝，在廠家綜合庫的支持下，利用綜合優(yōu) 化工具可以將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)表，工藝轉(zhuǎn)化變得輕松容易。 (2) 系統(tǒng)級設(shè)計(jì) 進(jìn)入 90 年代以來，電子信息類產(chǎn)品的開發(fā)出現(xiàn)了兩個明顯的特點(diǎn)：一是產(chǎn)品的復(fù)雜程度加深，二是產(chǎn)品的上市時(shí)限緊迫。這一次仿真主要是檢驗(yàn)設(shè)計(jì)方案在功能方面的正確性。 物理級設(shè)計(jì)主要指 IC 版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對電子工程師并沒有太大的意義，因此本文重點(diǎn)介紹電路級設(shè)計(jì)和系統(tǒng)級設(shè)計(jì)。 可編程邏輯芯片與上述掩膜 ASIC 的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片 ,無須 IC 廠家的參與，大大縮短了開發(fā)周期。 設(shè)計(jì)全定制 ASIC 芯片時(shí)，設(shè)計(jì)師要定義芯片上所有晶體管的幾何圖形和工藝第 2 章 EDA技術(shù)與 VHDL 語言簡介 5 規(guī)則，最后將設(shè)計(jì)結(jié)果交由 IC 廠家掩膜制造完成。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對應(yīng)的物理實(shí)現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐贰? 下面介紹與 ESDA 基本特征有關(guān)的幾個概念。在整個設(shè)計(jì)過程中，自動化和智能化程度還不高，各種 EDA 軟件界面千差萬別，學(xué)習(xí)使用困難，并且互不兼容，直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。 八十年代為 CAE 階段，與 CAD 相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，以實(shí)現(xiàn)工程設(shè)計(jì)，這就是計(jì)算機(jī)輔助工程的概念。 EDA 是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子 CAD 通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作： IC 設(shè)計(jì) 、 電子電路設(shè)計(jì)以及 PCB 設(shè)計(jì)。 EDA 技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可 靠 性，減輕了設(shè)計(jì)者的勞動強(qiáng)度。 基于此， 為了克服當(dāng)前市面上的密碼鎖的不足以滿足用戶的不同需求， 本設(shè)計(jì)采用先進(jìn)的 EDA 技術(shù)和 VHDL 語言，在 QuartusⅡ 環(huán)境下 , 采用 CPLD（ 復(fù)雜可編程邏輯芯片 ） 為核心器件的新型電子密碼鎖的設(shè)計(jì)方法，該電子密碼鎖 具有密碼預(yù) 置 、 誤碼報(bào)警 和萬能密碼 等功能 、體積小、功耗底、價(jià)格便宜、安全可靠，維護(hù)和升級都十分方便； 具有較好的應(yīng)用前景 。在我國電子密碼鎖的成本還很高，應(yīng)用還不廣泛。電子鎖只需記住一組密碼，無需攜帶金屬鑰匙，免除了人們攜帶金屬鑰匙的煩惱，而被越來越多的人所欣賞、電子鎖的種類繁多，例如數(shù)碼鎖，指紋鎖，磁卡鎖， IC 卡鎖，生物鎖等。 2 國內(nèi)外研究現(xiàn)狀 據(jù)有關(guān)資料介紹，電子密碼鎖的研究從 20 世紀(jì) 30 年代就開始了，在一些特殊場所早就有所應(yīng)用。尤其在大容量 CPLD 和 FPGA 的應(yīng)用設(shè)計(jì)中，若采用以往的布爾方程或門級描述方式，很難快速有效地完成。電子密碼鎖具有機(jī)械鎖無可比擬的優(yōu)越性 ， 它不但可以完成鎖本身的功能 ， 還可以兼有多種功能 ，如記憶、識別、報(bào)警等 ， 電子密碼鎖以其安全性高、成本低、功耗低、易操作等優(yōu)點(diǎn)受到越來越多人的歡迎。 而目前大部分電子密碼鎖采用單片機(jī)進(jìn)行設(shè)計(jì)，電路比較復(fù)雜，性能不夠靈