基于vhdl的數(shù)字鐘動態(tài)掃描顯示電路設計-文庫吧在線文庫
【正文】 數(shù)字鐘動態(tài)掃描原理： 對于六個數(shù)碼管，可以假設 6只 LED 數(shù)碼管的七段 a— g和小數(shù)點 dp 并接在一起，分別引出 6個數(shù)碼管的陰極 A0— A5。VHDL語言作為可編程邏輯器件的標準語言描述能力強，覆蓋面廣，抽象能力強，在實際應用中越來越廣泛。每個周期只選通一個數(shù)據(jù)，即只有一個數(shù)碼管被點亮；在周期 2第 2個數(shù)碼管顯示數(shù)據(jù)，其余都不亮；依次下去，在掃描 6個周期后，每個數(shù)碼管都被點亮一次，然后又重新開始下一輪的循環(huán)點亮。在時鐘脈沖 clk作用下循環(huán)計數(shù)，掃描頻率足夠高的情況下， 6個數(shù)碼管能穩(wěn)定顯示 6個數(shù)碼。并按下圖進行連接構(gòu)成動態(tài)掃描電路的頂層文件，通過編譯，仿真，可得其仿真波形，如圖九。 本次通過數(shù)字鐘動態(tài)掃描顯示電路設計的例子展現(xiàn)了 VHDL 在靈活性，層次化設計方法的優(yōu)點。 led7s :out std_logic_vector(6 downto 0)。 ponent decode38 port(a:in std_logic_vector(2 downto 0)。 ponent dec7s port(a:in std_logic_vector(3 downto 0)。 A3:decode38 port map(y_count6,y_decode38)。 co:out std_logic)。139。 q=cq。039。 use 。 when 011=y=001000。 end decode38_con。 architecture bhv2 of l24xuan4c is signal s:std_logic_vector(5 downto 0)。 when 000100=yout=no3。 end case。 led7s:out std_logic_vector(6 downto 0))。 when 0110=led7s=1110000。 end dec7s_con。 end case。 when 0010=led7s=1101101。 end l24xuan4c_con。 when 000001=yout=no1。 when 010000=yout=no5。 st:in std_logic_vector(5 downto 0)。 end case。 end decode38。 end gao。139。 else cq=cq+1。039。 use 。 signal y_decode38:std_logic_vector(5 downto 0)。 st:in std_logic_vector(5 downto 0)。 architecture rt1 of display_circuit is ponent count6 port(clk,rst,en:std_logic。 附錄： VHDL動態(tài)顯示設計程序如下： library ieee。 支持模塊化、層次化的設計，模塊化設計比較自由，它既符合于“自頂向下”的設計，又適合于“自底向 上”的設計。六進制計數(shù)模塊的綜合元件及其仿真圖分別如圖三、圖四： 圖三、六進制計數(shù)器綜合元件圖 圖四、六進制計數(shù)器仿真圖 38譯碼器模塊 decod
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