【正文】 ...................................................................18參考文獻(xiàn) .................................................................................................................19致 謝 .....................................................................................................................20附錄 1 各模 塊 VHDL 程序 ...................................................................................21淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）41. 序 言隨著 EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大和深入，EDA 技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。輸入一組數(shù)字量，通過運(yùn)算輸出的是另一組數(shù)字量。1. IIR 數(shù)字濾波器的模擬轉(zhuǎn)換設(shè)計(jì)法利用模擬濾波器成熟的理論和設(shè)計(jì)方法來(lái)設(shè)計(jì) IIR 數(shù)字濾波器是經(jīng)常使用的方法。這種設(shè)計(jì)方法是根據(jù)其幅度特性先確定零極點(diǎn)位置，再按照確定的零極點(diǎn)寫出其系統(tǒng)函數(shù)，畫出其幅度特性，并與希望的進(jìn)行比較，如不滿足要求。由式()可以看出，按照這種設(shè)計(jì)方法，要用到 5 個(gè)乘法器和 6 個(gè)加法器。當(dāng)系數(shù)發(fā)生變化時(shí)，更改ROM 內(nèi)的數(shù)據(jù)十分不便，特別是當(dāng)階數(shù)比較大時(shí)，ROM 內(nèi)的數(shù)據(jù)較多，程序外的運(yùn)算量也很大，修改數(shù)據(jù)更為不方便淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）8圖 12 基于 ROM 的實(shí)現(xiàn)結(jié)構(gòu)：基于 ROM 查表法的改進(jìn)型設(shè)計(jì)此方法結(jié)合了直接相乘累加式和 ROM 查表法的優(yōu)點(diǎn)，使得設(shè)計(jì)靈活，設(shè)計(jì)周期短，節(jié)省資源。第 8 個(gè)時(shí)鐘后，累加器將其數(shù)據(jù)輸出，即 ，并對(duì)累加器清零，同時(shí)將 寄存器數(shù)據(jù)送入 寄存器，將 寄)(nY)1(?nX)2(?nX)(nX存器數(shù)據(jù)送入 寄存器，同理， 。九十年代為 EDA 階段，盡管 CAD/CAE 技術(shù)取得了巨大的成功，但在整個(gè)設(shè)計(jì)過程中，自動(dòng)化和智能化程度還不高，各種 EDA 軟件界面千差萬(wàn)別，學(xué)習(xí)實(shí)用困難直接影響到設(shè)計(jì)環(huán)節(jié)間的銜接。 硬件描述語(yǔ)言 VHDL 及數(shù)字系統(tǒng)設(shè)計(jì)方法 硬件描述語(yǔ)言 VHDL 簡(jiǎn)介硬件描述語(yǔ)言(Very High Speed Integrated Circuit Hardware Description Language, VHDL)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）11因此 VHDL 幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能。 VHDL 語(yǔ)言編寫的源程序。 時(shí)序控制模塊的設(shè)計(jì)與仿真結(jié)果分析時(shí)序控制模塊主要用來(lái)產(chǎn)生對(duì)其它模塊的時(shí)序控制信號(hào)。淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）1332(b) 延時(shí)模塊仿真圖延時(shí)模塊仿真圖如圖 32(b)所示，由圖 34 可以看出當(dāng)輸入的 xn、yout 都為 時(shí)，在時(shí)鐘信號(hào)上升沿的作用下產(chǎn)生延時(shí)，經(jīng)第一個(gè)時(shí)鐘后??5,4321,0x0、xxy0、y1 的值分別為 10，0，1，0。由于QUARTUSⅡ的 LPM 庫(kù)中乘法運(yùn)算為無(wú)符號(hào)數(shù)的陣列乘法，所以使用時(shí)需要先將兩個(gè)補(bǔ)碼乘數(shù)轉(zhuǎn)換為無(wú)符號(hào)數(shù)相乘后，再將乘積轉(zhuǎn)換為補(bǔ)碼乘積輸出?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）15圖 34(a) 累加模塊圖圖 34(b) 累加模塊仿真圖累加模塊仿真圖如圖34(b)，其中res為復(fù)位信號(hào)，clk為時(shí)鐘信號(hào)，yout為輸入信號(hào)，由補(bǔ)碼乘加模塊的輸出信號(hào)yout提供，由圖中可以看出當(dāng)輸入信號(hào)為yout=，輸出為youtput= ，實(shí)現(xiàn)了累加的功能。在清零信號(hào)為“0”的前提，時(shí)序控制模塊在時(shí)鐘 clk 上升沿的作用下產(chǎn)生兩個(gè)信號(hào) CLK_REG 及CLK_REGBT，其中 CLK_REG 信號(hào)用來(lái)作為延時(shí)模塊、補(bǔ)碼乘加模塊和累加模塊的輸入時(shí)鐘，CLK_REGBT 每隔 6 個(gè)時(shí)鐘產(chǎn)生一個(gè)高電平作為這三個(gè)模塊的復(fù)位信號(hào)。a0=a1=a2=b0=b1=1計(jì)算值 0 1 2 5 8 15 24仿真值 0 1 2 5 9 15 23輸入數(shù)據(jù) Xn={0,1,0,1,0,1}。本課題采用一種基于 VHDL 的 IIR 數(shù)字濾波器的設(shè)計(jì)方案,首先分析了 IIR 數(shù)字濾波器的原理及設(shè)計(jì)方法，然后通過 QUARTUSⅡ的設(shè)計(jì)平臺(tái)，采用模塊化、層次化的設(shè)計(jì)思想將整個(gè) IIR 數(shù)字濾波器分為四個(gè)功能模塊：時(shí)序控制模塊、延時(shí)模塊、補(bǔ)碼乘加模塊、累加模塊。經(jīng)驗(yàn)總結(jié)[M]．北京：北京航空航天出版社．2020．[8] 北京理工大學(xué) ASIC 研究所．VHDL 語(yǔ)言 100 例詳解[M]．北京：清華大學(xué)出版社．1999．[9]Joseph Evans. Efficient IIR Filter Architectures Suitable for FPGA [M].New York: Plenum, 2020.淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）22致 謝本文是在導(dǎo)師李正教授的精心指導(dǎo)和嚴(yán)格要求下完成的。 clk_reg,clk_regbt:out std_logic )。)then counter=0。 count_bt=count_bt1。end bhv。 yout:in std_logic_vector(8 downto 0)。) then reg_x0=00000。) then reg_x2=reg_x1。x2=reg_x2。use 。signal ta,tb,taa,tbb:std_logic_vector(3 downto 0)。039。 when (tan=39。tp2n=tan xor tbn。039。)。 thentppp=not ytmp(7 downto 0)+39。end if。entity addyn isport (clk:in std_logic。 then youtput=000000000。 end process。 a0,a1,a2,b0,b1:in std_logic_vector(4 downto 0)。 res:in std_logic?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）29y0,y1:in std_logic_vector(8 downto 0)。signal f0,f1,f2:std_logic_vector(4 downto 0)。IEEE標(biāo)準(zhǔn)庫(kù)包括STD_LOGIC_1164程序包和STD_LOGIC_ARITH程序包。U2 : delay port map(clk_reg,res,e,xn,f0,f1,f2,f3,f4 )。 res:in std_logic。 y0,y1:out std_logic_vector(8 downto 0))。architecture struc of iir isponent controlport( clk,res:in std_logic。use 。) then y_ou=yout。end addyn?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）27累加模塊程序library ieee。else tppp=ytmp(7 downto 0)。) thenif t5 then t=t+1。139。 when (tp2n=39。139。tan=tmpa(4)。begin tmpa=a0 when t=0 elsea1 when t=1 elsea2 when t=2 elseb0 when t=3 elseb1 when t=4 else (others=39。yout:out std_logic_vector(8 downto 0))。end bhv。reg_y0=yout。reg_y1=000000000。architecture bhv of delay issignal reg_x0,reg_x1,reg_x2:std_logic_vector(4 downto 0)。use 。039。139。 beginclk_regbt=not clk and clk_en。use 。由于畢業(yè)設(shè)計(jì)即將結(jié)束，沒有時(shí)間繼續(xù)完善本課題所實(shí)現(xiàn)的 IIR 數(shù)字濾波器的性能，在這一方面，濾波器的性能有待提高。以實(shí)現(xiàn)一個(gè)四階 IIR 數(shù)字濾波器為例，可以通過兩個(gè)二階 IIR 數(shù)字濾波器級(jí)聯(lián)的方式來(lái)實(shí)現(xiàn)較為簡(jiǎn)潔。 IIR 數(shù)字濾波器的系統(tǒng)仿真與結(jié)果分析在各模塊編譯通過后將各模塊