【正文】 上，對以硬件語言 VHDL為系統(tǒng)邏 輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的完成邏輯編譯、邏輯化簡、邏輯綜合及優(yōu)化、邏輯仿真，直至對特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作（文本選用的開發(fā)工具為 Altera公司的 MAX+PLUSII）。 xxxxxxxxxxxxxxxxxxxx 學(xué)士學(xué)位論文 第 1 章 前言 2 VHDL 語言（ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982 年 [7]，是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言，相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ Librarybased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)設(shè)計(jì)，從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級用 VHDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 CPLD器件上去，從 而實(shí)現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計(jì)。 方案的基本思想是分為五個(gè)模塊來實(shí)現(xiàn)其功能，即整個(gè)數(shù)字頻率計(jì)系統(tǒng)分為分頻模塊、防抖電路 模塊 、計(jì)數(shù)模塊、鎖存器模塊和顯示模塊等幾個(gè)單元，并且分別用 VHDL對其進(jìn)行編程，實(shí)現(xiàn)了閘門控制信號、計(jì)數(shù)電路、鎖存電路、位選電路、段選電路、顯示電路等。 再 利用 VHDL 硬件描述語言設(shè)計(jì)，并在 EDA（電子設(shè)計(jì)自動(dòng)化）工具的幫助下，用大規(guī)?？删幊唐骷?CPLD）實(shí)現(xiàn)數(shù)字頻率計(jì)的設(shè)計(jì)原理及相關(guān)程序 設(shè)計(jì)的可部分進(jìn)行程序的編寫。然后進(jìn)行軟件的仿真。湖州師范學(xué)院求真學(xué)院學(xué)士學(xué)位論文 第 2 章 方案的提出與選擇 3 第 2 章 方案的提出與選擇 . 方 案一 ： 基于可編程邏輯器件的頻率計(jì)設(shè)計(jì) [2] CPLD/FPGA是一種具有高集成度、良好的工作可靠性和穩(wěn)定性的可編程數(shù)字邏輯芯片，因此受到了世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。 CPLD/FPGA 由于采用連續(xù)連接結(jié)構(gòu)，易于預(yù)測延時(shí)，從而使電路仿真更加準(zhǔn)確，可用于各種數(shù)字邏輯系統(tǒng)的設(shè)計(jì)。 CPLD/FPGA有易于靈活運(yùn)用、高速、高可靠性以及可編程性強(qiáng)等特點(diǎn)?？捎行У赝黄苽鹘y(tǒng)的電子系統(tǒng)中由來已久的設(shè)計(jì)瓶頸，使這些系統(tǒng)的性能大幅度提高。此外 ，利用 CPLD/FPGA進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)可大大縮短設(shè)計(jì)周期，大 幅度減少設(shè)計(jì)費(fèi)用，降低設(shè)計(jì)風(fēng)險(xiǎn)。設(shè)計(jì)語言（ VHDL）的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所用器件的硬件結(jié)構(gòu)無關(guān)，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，可以在很短的間里完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)。同時(shí)可方便快捷地對程序進(jìn)行修改，從而使系統(tǒng)升級容易，使產(chǎn)品快速上市，并易于滿足用戶的要求。 . 方案二 ：基于標(biāo)準(zhǔn)邏輯器件的頻率計(jì)設(shè)計(jì) 基于標(biāo)準(zhǔn)邏輯器件傳統(tǒng)數(shù)字系統(tǒng)的設(shè)計(jì)主要是基于標(biāo)準(zhǔn)邏輯器件，如 TTL 系列、 CMOS 系列、采用自底向上的方法構(gòu)成系統(tǒng)。這種“試湊法”設(shè)計(jì)無固定套路可尋，主要憑借設(shè)計(jì)者的經(jīng)驗(yàn) ，所設(shè)計(jì)的數(shù)字系統(tǒng)雖然不乏有構(gòu)思巧妙者，但往往需要用很多的標(biāo)準(zhǔn)器件。其缺點(diǎn)是：系統(tǒng)布線復(fù)雜，體積、功耗大，可靠性差，交流和修改不方便，設(shè)計(jì)周期長。所以傳統(tǒng)的數(shù)字頻率計(jì)可以通過普通的硬件電路組合來實(shí)現(xiàn)，其開發(fā)過程、調(diào)試過程十分繁鎖，而且由于電子器件之間的互相干擾，影響頻率計(jì)的精度，也由于其體積較大，已不適應(yīng)電子設(shè)計(jì)的發(fā)展要求。 本設(shè)計(jì)方案的確定與選擇 由于利用 CPLD/FPGA 進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)可大大縮短設(shè)計(jì)周期，大幅度減少設(shè)計(jì)費(fèi)用，降低設(shè)計(jì)風(fēng)險(xiǎn)。并且設(shè)計(jì)語言（ VHDL）的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所 用器件的硬件結(jié)構(gòu)無關(guān)，設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，可以在很短的間里完成十分復(fù)雜的系統(tǒng)設(shè)計(jì)。由于可編程邏輯器件這些特性明顯要比標(biāo)準(zhǔn)的邏輯器件簡單很多，而且可靠性方面也比標(biāo)準(zhǔn)邏輯器件設(shè)計(jì)的要高。 通過兩個(gè)方案的比較，本次設(shè)計(jì)方案采用方案一。 湖州師范學(xué)院求真學(xué)院學(xué)士學(xué)位論文 第 3 章 所用器件、編程語言及開發(fā)軟件簡介 4 輸出 或 輸入 可編程邏輯架構(gòu) 輸 出 或 輸 入 L o gi c B l oc k L o gi c B l oc k L o gi c B l oc k L o gi c B l oc k L o gi c B l oc k 或 輸入 L o gi c B l oc k 第 3 章 所用器件、編程語言及開發(fā)軟件簡介 CPLD 器件簡介 [3] CPLD結(jié)構(gòu) 具有固定輸入和輸出數(shù)目的任何組合邏輯函數(shù)可以在可編程只讀存儲器（ PROM）中，以輸出為輸入的查找表方式來實(shí)現(xiàn)，許多實(shí)現(xiàn)組合邏輯的結(jié)構(gòu)變型已從這一簡單的概 念引申出來。然后利用 VLSI的密度產(chǎn)生更通用的，能實(shí)現(xiàn) PCB板上幾個(gè)簡單 PAL互連功能的器件，是PAL/ PROM 這類范例的擴(kuò)展，稱為 PAL 構(gòu)造的 PLD，也就是說復(fù)雜可編程邏輯器件 ——CPLD(Complex Programmable Logic Devices). CPLD的架構(gòu)方塊圖，如下圖所示 圖 31 CPLD 的架構(gòu)方塊圖 每一個(gè)邏輯方塊 (Logic Block)內(nèi)的內(nèi)部示意圖，則如下圖所示 可編程邏輯架構(gòu) 積項(xiàng)陣列 和項(xiàng)分配 M a c r o C e l l 輸出入 單位 M C e l l 邏輯方塊 圖 32 邏輯方塊內(nèi)部示意圖 湖州師范學(xué)院求真學(xué)院學(xué)士學(xué)位論文 第 3 章 所用器件、編程語言及開發(fā)軟件簡介 5 典型 CPLD器件簡述 Xilinx 的 XC9500 系列是采用創(chuàng)新 FastFLASH 工藝制造的 CPLD，具有特殊的系統(tǒng)內(nèi)編程（ ISP）的能力，系統(tǒng)內(nèi)編程 /擦除的次數(shù)可以高達(dá)上萬次，比其他 CPLD 的編程 /擦除的次數(shù)高一至二個(gè)數(shù)量級，高的耐久程度使其可用于經(jīng)常要求現(xiàn)場更改和再配置的應(yīng)用場合。它的擴(kuò)展 （ JTAG）指令集允許器件編程模式變更擴(kuò)展和實(shí)現(xiàn)系統(tǒng)內(nèi)的診斷。 XC9500系列還提供整個(gè)產(chǎn)品壽命期間的支持措施和引腳鎖定能力 [12]。在大多數(shù) CPLD器件中，每個(gè) I/O引腳的宏單元通過一個(gè) I/O塊直接驅(qū)動(dòng)，當(dāng)設(shè)計(jì)要求引腳鎖定時(shí)， EDA軟件的適配器強(qiáng)迫邏輯影射到專門的宏單元來保持引腳不變。 XC9500XL 和 XC9500XV 器件為低電壓、低功耗的 CPLD器件，使用 XC9500XV器件可以比使用 XC9500 器件節(jié)省 75%的功耗，而且成本也大大降低。低電壓不僅具有最佳的系統(tǒng)性能，同時(shí)確保靈活性與不通率，可以很方便的設(shè)計(jì)出工作頻率近 200MHz的快速同步 DRAM 控制 器以及與微處理器配合更緊密的接口。 VHDL語言簡介 VHDL（ Very High Speed Integrated Circuit Hardware Description Language,超高速集成電路硬件描述語言）誕生于 1982年，是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。從系 統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在 方框圖一級用 VHDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 CPLD器件中去，從而實(shí)現(xiàn)可編程的專用集成電路的設(shè)計(jì)。 MAX＋ PLUSⅡ簡介 美國 Altera 公司的 MAX＋ PLUSⅡ開發(fā)工具是一種 CAE軟件工具，全稱是全集成化可編程邏輯設(shè)計(jì)環(huán)境（ Multiple Array Matrix and Programmable Logic User Systems） .該工具配備有編輯、編譯、仿真、中和、芯片編程等功能。具有兩種輸入手段：文本輸入（使用一種描述語言，如 VHDL語言）和原理圖輸入。在使用中，可以把電路描述程序和設(shè)計(jì)的電路圖變成基本的邏輯單元寫入到可編程的芯片中（如 FPGA， CPLD芯片等），最終成為 ASIC芯片。也可以不用搭建硬件電路，把 MAX＋ PLUSⅡ作為邏輯仿真工具，即可對設(shè)計(jì)進(jìn)行調(diào)試、驗(yàn)證。MAX＋ PLUSⅡ開發(fā)工具目前在國內(nèi)使用很普遍，擁有完備的在線幫助，初學(xué)者可以很快學(xué)習(xí)掌握該工具的使用，完成高性能的設(shè)計(jì)。 它的主要功能如下： (1) MAX＋ PLUSⅡ的設(shè)計(jì)輸入、處理與效驗(yàn)功能集合在一起提供了全集成化的一套可編輯湖州師范學(xué)院求真學(xué)院學(xué)士學(xué)位論文 第 3 章 所用器件、編程語言及開發(fā)軟件簡介 6 開發(fā)工具，加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期； (2) MAX＋ PLUSⅡ支持各種硬件描述語言的設(shè)計(jì)輸入，包括 VHDL、 VerilogHDL 和 Altera的 AHDL。 (3) MAX＋ PLUSⅡ的編譯核心支持 Altera的 FLEX10K、 FLEX8K、 FLEX6000/A 系列， MAX5000系列 MAX9000、 MAX7000、 FLASHlogic、 MAX5000、 Classic以及 EPF10K EPF10K10A、 EPF10KEPF10K EPM93 EPM9320A、 EPF8452A、 EPF8282A 等系列可編程邏輯器件； (4) MAX＋ PLUSⅡ可與其他工業(yè)標(biāo)準(zhǔn)設(shè)計(jì)輸入、效驗(yàn)工具鏈接。與 CAE 工具的接口符合EDIF200和 20參數(shù)化模塊庫（ LPM）、 VerilogHDL、 VHDL及其標(biāo)準(zhǔn)工具。 設(shè)計(jì)者可使用 Altera 或標(biāo)準(zhǔn) CAE 設(shè)計(jì)輸入工具去建立邏輯設(shè)計(jì)，使用 MAX＋ PLUSⅡ編譯器對 Altera 器件設(shè)計(jì)進(jìn)行編譯，并使用 Altera 或其他 CAE 效驗(yàn)工具進(jìn)行器件或板級仿真。MAX＋ PLUSⅡ支持與 Synopsys、 Viewlogic、 Mentor、 Graphics、 Cadence、 Exemplar、 DataI/O、Intergraph、 Minc、 OrCAD 等公司提供的工具接口； (5) MAX＋ PLUSⅡ通常用的設(shè)計(jì)方法有：通過 MAX＋ PLUSⅡ圖像編輯器，創(chuàng)建電路圖像設(shè) 計(jì)（ .gdf）；通過 MAX＋ PLUSⅡ的文本編輯器，使用ＶＨＤＬ語言，創(chuàng)建文本設(shè)計(jì)文件（ .vhd） .還可以通過 MAX＋ PLUSⅡ波形編輯器，創(chuàng)建電路波形設(shè)計(jì)文件（ .wdf） 等。 (6) MAX＋ PLUSⅡ具有器件編程（ Programming）和配置（ Configuration）功能，讓使用者自己設(shè)計(jì)所用器件，具有在線幫助的功能，更加方便了使用者。 湖州師范學(xué)院求真學(xué)院學(xué)士學(xué)位論文 第 4 章 數(shù)字頻率計(jì)的實(shí)現(xiàn)原理 7 第 4 章 數(shù)字頻率計(jì)的實(shí)現(xiàn)原理 數(shù)字頻率計(jì)的指標(biāo)要求 1) 測試功能： 即該頻率計(jì)能測試的項(xiàng)目，如測頻、測時(shí)間間隔等 ,本設(shè)計(jì)要求達(dá)到能測 頻。 2) 頻率范圍：指被測信號的頻率寬度。 3) 輸入特性： 數(shù)字頻率計(jì)設(shè)置 2～ 3 個(gè)信號通道，在不同的測試功能下，被測信號進(jìn)入不同的通道。輸入特性指的是通道特性，包括： （ 1） 輸入靈敏度：使儀器正常工作的輸入電壓最小值。 （ 2） 最大輸入電 壓：儀器允許的最大輸入電壓的峰值。 （ 3） 輸入阻抗：輸入電阻和電容的并聯(lián)值。 100MHz 以下的數(shù)字頻率計(jì)，典型值為1M? //25pF，高頻時(shí)應(yīng)采用 50? 的匹配阻抗， 4) 測量的準(zhǔn)確度：用測量誤差表示 ,本設(shè)計(jì)要求測量誤差要小。 5) 石英晶體的頻率計(jì)穩(wěn)定度 ：一般優(yōu)于 910? ,因此本設(shè)計(jì)要求用石英晶體作為基準(zhǔn)時(shí)鐘