基于vhdl語(yǔ)言編寫的數(shù)字鐘(更新版)
【正文】 。Q6 : out std_logic)。use 。 then q0=c0。139。 if (c1=2 and c0=4) then c0 = (OTHERS =39。 THEN IF c0 9 THEN c0 = c0 + 1。039。 ENTITY hour IS PORT (CLK0, RST,EN5,EN6: IN STD_LOGIC。Z39。 else q1=(OTHERS =39。)。 END IF。139。 THEN c1 = (OTHERS =39。 COUT : OUT STD_LOGIC )。end if。)。039。139。 ELSE c0 = (OTHERS =39。) 。 COUT : OUT STD_LOGIC )。顯示模塊由一個(gè)選擇控制模塊和一個(gè)七段譯碼器組成。（2）具有清零的功能，且能夠?qū)τ?jì)時(shí)系統(tǒng)的小時(shí)、分鐘進(jìn)行調(diào)整。本文詳細(xì)介紹EDA課程設(shè)計(jì)任務(wù)——數(shù)字鐘的設(shè)計(jì)的詳細(xì)設(shè)計(jì)過(guò)程及結(jié)果，并總結(jié)出心得體會(huì)。自頂向下的設(shè)計(jì)方法將一個(gè)復(fù)雜的系統(tǒng)逐漸分解成若干功能模塊, 從而進(jìn)行設(shè)計(jì)描述, 并且應(yīng)用EDA 軟件平臺(tái)自動(dòng)完成各功能模塊的邏輯綜合與優(yōu)化, 門級(jí)電路的布局, 再下載到硬件中實(shí)現(xiàn)設(shè)計(jì)1]。秒計(jì)時(shí)VHDLLIBRARY IEEE。 signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。) 。 IF c0 = 9 THEN c1 = c1 + 1。end if。if EN1=39。139。分計(jì)時(shí)LIBRARY IEEE。 signal C0 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 c0 = (OTHERS =39。039。ELSE COUT =39。)。 end if。 END PROCESS。 ARCHITECTURE behav OF hour IS signal C0 : STD_LOGIC_VECTOR(3 DOWNTO 0)。039。)。c1 = (OTHERS =39。Z39。)。 Q1 : out std_logic。signal y: std_logic_vector(5 downto 0)。 case cq is when 000=y=000001。 end process。7段譯碼器LIBRARY IEEE。200倍頻的計(jì)數(shù)器和6進(jìn)制計(jì)數(shù)器總電路結(jié)構(gòu)如圖：仿真由于長(zhǎng)條數(shù)據(jù)無(wú)法全程顯示，故省略
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