【正文】 擴(kuò)展的密鑰分組一起被送入加密算法，經(jīng)過一系列的變換和復(fù)雜運(yùn)算，最終將明文分組轉(zhuǎn)換成位寬相同的密文分組，加密過程至此結(jié)束。表11 ASIC與FPGA性能對(duì)比FPGAASIC數(shù)據(jù)并行處理可并行可并行流水線支持支持密鑰訪問權(quán)限一般嚴(yán)格速度較軟件實(shí)現(xiàn)方法快非?？熳珠L(zhǎng)可變可變抗干擾一般強(qiáng)是否能進(jìn)行功能配置是否設(shè)計(jì)周期較軟件實(shí)現(xiàn)方法長(zhǎng)很長(zhǎng)開發(fā)成本昂貴較貴測(cè)試成本昂貴較貴維護(hù)及更新成本昂貴較貴描述硬件所使用的語言Verilog HDL、VHDLVerilog HDL、VHDL 總的來說，AES加密算法的軟件實(shí)現(xiàn)方法雖然具有便捷、經(jīng)濟(jì)，使用靈活，方便移植等優(yōu)點(diǎn)。 軟硬件實(shí)現(xiàn)方式的介紹其實(shí)要想實(shí)現(xiàn)AES算法有兩種手段，即軟件實(shí)現(xiàn)和硬件實(shí)現(xiàn)。早在上世紀(jì)末，NIST就預(yù)見到在不久的將來對(duì)新的更安全的加密標(biāo)準(zhǔn)的迫切需求，因此，NIST開始在全球范圍征集優(yōu)秀的加密算法。 數(shù)據(jù)加密標(biāo)準(zhǔn)的研究現(xiàn)狀DES聯(lián)邦加密標(biāo)準(zhǔn)是從1972年開始提出計(jì)劃，并歷時(shí)4年，克服種種困難，在全球各優(yōu)秀的加密算法中鶴立雞群，在1976年一舉拿下美國(guó)聯(lián)邦標(biāo)準(zhǔn)的桂冠。加密技術(shù)和密碼分析技術(shù)兩者相互矛盾，多年以來它們相互競(jìng)爭(zhēng)，于斗爭(zhēng)中加密技術(shù)飛速發(fā)展。就拿我們息息相關(guān)的現(xiàn)實(shí)生活來說，我們的私人賬號(hào)，個(gè)人密碼，網(wǎng)絡(luò)賬戶資料等信息在互聯(lián)網(wǎng)上的傳輸交換過程都離不開加密技術(shù)，有了足夠安全的加密方法，我們才能更從容地享受信息時(shí)代的極大便利性。最后給出了用SYNOPSYS的DC和ASTRO進(jìn)行綜合以及自動(dòng)布線的設(shè)計(jì)過程。 學(xué)生簽名:日 期:基于Verilog HDL的AES加密電路設(shè)計(jì)摘 要 現(xiàn)在的信息化社會(huì)，計(jì)算機(jī)技術(shù)正飛速地朝著快速、便攜方向發(fā)展，這就意味著電子形式的數(shù)據(jù)及個(gè)人信息正逐漸被我們廣泛使用。本課題正是在這樣的背景下提出的，目的是基于Verilog HDL設(shè)計(jì)一個(gè)AES加密電路。 Algorithm 。因此，從1997年1月開始，美國(guó)國(guó)家標(biāo)準(zhǔn)與技術(shù)研究所（NIST）高瞻遠(yuǎn)矚地開始征集新一代的加密標(biāo)準(zhǔn)，并在2001年11月公布了高級(jí)數(shù)據(jù)加密標(biāo)準(zhǔn)（AES），從此確立了AES加密算法在數(shù)據(jù)加密算法領(lǐng)域不可動(dòng)搖的地位。本文的主要研究對(duì)象是傳統(tǒng)的基于數(shù)學(xué)的密碼理論。然而，在瞬息萬變的今天，新生事物層出不窮，計(jì)算機(jī)領(lǐng)域的更新?lián)Q代速率更是驚人的快。 課題主要研究?jī)?nèi)容 設(shè)計(jì)流程的介紹要設(shè)計(jì)一個(gè)AES加密電路，其核心就是AES加密算法的實(shí)現(xiàn)。 缺點(diǎn)：安全性能堪憂，處理速率不高，運(yùn)行效率較低。另外，由于本次畢設(shè)的最終要求是完成版圖的設(shè)計(jì)，所有工作都是基于模擬層面，不需要制作出昂貴的板子，所以課題要求選擇用抗干擾能力更強(qiáng)的ASIC方法來實(shí)現(xiàn)AES加密電路。明文分組輪函數(shù)F1輪函數(shù)F2輪函數(shù)F3輪函數(shù)FN密文分組初始密鑰K密 鑰 擴(kuò) 展 算 法K1K2K3KN圖21 迭代型分組密碼結(jié)構(gòu)從結(jié)構(gòu)上來看的話，迭代型分組密碼又可以往下細(xì)分成三大類，包括Feistel結(jié)構(gòu)、SP 結(jié)構(gòu)以及其它結(jié)構(gòu)。 AES 加密算法的數(shù)學(xué)理論 含有有限個(gè)元素的域有限域的，我們把它定義成一個(gè)域中包含的要素的個(gè)數(shù)是有限的，且這個(gè)集合中單個(gè)要素的個(gè)數(shù)我們將它定義成有限域的階。舉個(gè)例子，十六進(jìn)制數(shù){A3}{89}多項(xiàng)式計(jì)算如（）所示。那么乘積結(jié)果減，與 16進(jìn)制數(shù) {1B} 異或。表中數(shù)據(jù)的大小是8位16*16即256 x 8位的ROM，數(shù)據(jù)規(guī)模不大，可以以一個(gè)簡(jiǎn)單的方式與現(xiàn)代設(shè)計(jì)工具相結(jié)合。以下列舉兩個(gè)方法：(1) 結(jié)合表21進(jìn)行查表；(2) 使用CAD工具優(yōu)化邏輯功能，合成并優(yōu)化邏輯函數(shù)，計(jì)算元素的反演。然而，總的來，我們必須把中的元素映射到，其中。令數(shù)據(jù)字節(jié)表示成，那么 。S 盒如表21所示。因此，可想而知在我們現(xiàn)實(shí)生活的應(yīng)用中，所要加密的明文位寬不可能完全一致，有可能高于或低于分組長(zhǎng)度，鑒于現(xiàn)實(shí)應(yīng)用的多樣性，AES加密算法就有必要應(yīng)用不同的工作模式，這樣才能達(dá)到最優(yōu)的工作效率。該模式的流水線是串行模式，加密結(jié)構(gòu)牽一發(fā)而動(dòng)全身，明文分組的一絲變化，都會(huì)導(dǎo)致密文分組的連鎖反應(yīng)。③密鑰加層：進(jìn)行輪密鑰加變換（AddRoundKey），控制子密鑰的產(chǎn)生，使明文與擴(kuò)展出的密鑰更有效地結(jié)合。輪密相加明 文輪密相加字節(jié)代換行變換列變換輪密相加字節(jié)代換行變換列變換輪密相加字節(jié)代換行變換輪密相加逆向行變換逆向字節(jié)代換輪密相加逆向列變換逆向行變換逆向字節(jié)代換輪密相加逆向列變換輪密相加逆向字節(jié)代換逆向行變換擴(kuò)展密鑰密 鑰明 文密 文密 文第一輪第九輪第十輪第一輪第九輪第十輪…………圖23 明文分組長(zhǎng)度為128bit，輪數(shù)為10的AES加、解密流程圖 本章總結(jié)本章節(jié)著重介紹了AES加密算法的工作原理，從其數(shù)學(xué)理論基礎(chǔ)，到AES加密算法的模塊介紹，再到其總體工作流程的剖析，全方位地展示了AES加密算法的基本結(jié)構(gòu)。硬件描述語言發(fā)展至今，已經(jīng)衍生出了多種針對(duì)于不同應(yīng)用目的硬件描述語言。Key Expansion模塊是密鑰擴(kuò)展模塊，主要作用是完成密鑰的擴(kuò)展和子密鑰的輸出。位變換模塊外部接口如圖35所示。MixcolumnsS’0,0S’0,1S’0,2S’0,3S’1,0S’1,1S’1,2S’1,3S’2,0S’2,1S’2,2S’2,3S’3,0S’3,1S’3,2S’3,3S0,0S0,1S0,2S0,3S1,0S1,1S1,2S1,3S2,0S2,1S2,2S2,3S3,0S3,1S3,2S3,3S0,0S1,0S2,0S3,0S’0,0S’1,0S’2,0S’3,0圖38 列混合變換過程clkresetstart_idata_i[127...0]decrypt_iready_odata_o[127...0]圖39 列混合變換Mixcolumns模塊外部接口圖310 列混合變換Mixcolumns模塊仿真波形 密鑰擴(kuò)展模塊設(shè)計(jì)keysched密鑰擴(kuò)展模塊是整個(gè)AES加密電路中比不可少的一部分，AES算法的可靠性就是依賴于密鑰的保密程度。密鑰擴(kuò)展模塊狀態(tài)機(jī)及外部接口分別如圖31312所示，仿真波形如圖313所示。映射：綜合器根據(jù)外部施加的一定條件（包括時(shí)序和電路面積的限制等），從已知的工藝庫(kù)中搜索符合條件的元器件來組成實(shí)際電路。 DC生成的門級(jí)電路和報(bào)告如圖44444所示，為DC綜合后的門級(jí)電路圖。通過查閱資料，對(duì)AES 加密算法進(jìn)行了從數(shù)學(xué)基礎(chǔ)到算法流程的詳細(xì)的研究，并將AES加密算法分成7個(gè)模塊。當(dāng)我終于從考研、畢設(shè)、找工作這一件件瑣事中抽身而出時(shí)，才發(fā)現(xiàn)四年的大學(xué)生活已然走到盡頭。 Choomchuay, S. A FPGA design of AES core Architecture for portable hard disk [C]. Proc of Eighth International Joint Conference on Computer Science and Software Engineering , 2011. 223 – 228. [6] 新一代數(shù)據(jù)加密標(biāo)準(zhǔn)——AES，王先培，張愛菊，熊平，張?。ㄎ錆h大學(xué)電子信息學(xué)院， 武漢430072）[7] 針對(duì)AES加密算法的研究及其FPGA實(shí)現(xiàn)，王亮，上海師范大學(xué)，2013[8] AES加密算法的FPGA高速設(shè)計(jì),邵金祥,西南石油學(xué)院，2005[9] FPGA 系統(tǒng)設(shè)計(jì)與實(shí)踐，黃智偉主編，電子工業(yè)出版社，2005[10] 集成電路設(shè)計(jì)寶典，李貴宏、謝世鍵編著，電子工業(yè)出版社，2006[11] 簡(jiǎn)評(píng)AES工作模式，吳文玲，中國(guó)科學(xué)院軟件研究所，中國(guó)科學(xué)院信息安全技術(shù)工程 研究中心[12] CMOS電路設(shè)計(jì)布局與仿真，[美] Baker等著，陳中建主譯，機(jī)械工業(yè)出版社， 2006[13] LIB: CSMC Mixed Signal Analog Process Design Kit CADC0001 6A11[14] 基于AES算法的FPGA實(shí)現(xiàn)技術(shù)研究，張悅，段哲民，吳曉成，西北工業(yè)大學(xué)[15] 加密算法的四種主要模式，何畏，合肥工業(yè)大學(xué)管理學(xué)院，23000926