【正文】 擴展的密鑰分組一起被送入加密算法，經(jīng)過一系列的變換和復雜運算，最終將明文分組轉換成位寬相同的密文分組，加密過程至此結束。表11 ASIC與FPGA性能對比FPGAASIC數(shù)據(jù)并行處理可并行可并行流水線支持支持密鑰訪問權限一般嚴格速度較軟件實現(xiàn)方法快非常快字長可變可變抗干擾一般強是否能進行功能配置是否設計周期較軟件實現(xiàn)方法長很長開發(fā)成本昂貴較貴測試成本昂貴較貴維護及更新成本昂貴較貴描述硬件所使用的語言Verilog HDL、VHDLVerilog HDL、VHDL 總的來說，AES加密算法的軟件實現(xiàn)方法雖然具有便捷、經(jīng)濟，使用靈活，方便移植等優(yōu)點。 軟硬件實現(xiàn)方式的介紹其實要想實現(xiàn)AES算法有兩種手段，即軟件實現(xiàn)和硬件實現(xiàn)。早在上世紀末，NIST就預見到在不久的將來對新的更安全的加密標準的迫切需求，因此，NIST開始在全球范圍征集優(yōu)秀的加密算法。 數(shù)據(jù)加密標準的研究現(xiàn)狀DES聯(lián)邦加密標準是從1972年開始提出計劃，并歷時4年，克服種種困難，在全球各優(yōu)秀的加密算法中鶴立雞群，在1976年一舉拿下美國聯(lián)邦標準的桂冠。加密技術和密碼分析技術兩者相互矛盾，多年以來它們相互競爭，于斗爭中加密技術飛速發(fā)展。就拿我們息息相關的現(xiàn)實生活來說，我們的私人賬號，個人密碼，網(wǎng)絡賬戶資料等信息在互聯(lián)網(wǎng)上的傳輸交換過程都離不開加密技術，有了足夠安全的加密方法，我們才能更從容地享受信息時代的極大便利性。最后給出了用SYNOPSYS的DC和ASTRO進行綜合以及自動布線的設計過程。 學生簽名:日 期:基于Verilog HDL的AES加密電路設計摘 要 現(xiàn)在的信息化社會，計算機技術正飛速地朝著快速、便攜方向發(fā)展，這就意味著電子形式的數(shù)據(jù)及個人信息正逐漸被我們廣泛使用。本課題正是在這樣的背景下提出的，目的是基于Verilog HDL設計一個AES加密電路。 Algorithm 。因此，從1997年1月開始，美國國家標準與技術研究所（NIST）高瞻遠矚地開始征集新一代的加密標準，并在2001年11月公布了高級數(shù)據(jù)加密標準（AES），從此確立了AES加密算法在數(shù)據(jù)加密算法領域不可動搖的地位。本文的主要研究對象是傳統(tǒng)的基于數(shù)學的密碼理論。然而，在瞬息萬變的今天，新生事物層出不窮，計算機領域的更新?lián)Q代速率更是驚人的快。 課題主要研究內(nèi)容 設計流程的介紹要設計一個AES加密電路，其核心就是AES加密算法的實現(xiàn)。 缺點：安全性能堪憂，處理速率不高，運行效率較低。另外，由于本次畢設的最終要求是完成版圖的設計，所有工作都是基于模擬層面，不需要制作出昂貴的板子，所以課題要求選擇用抗干擾能力更強的ASIC方法來實現(xiàn)AES加密電路。明文分組輪函數(shù)F1輪函數(shù)F2輪函數(shù)F3輪函數(shù)FN密文分組初始密鑰K密 鑰 擴 展 算 法K1K2K3KN圖21 迭代型分組密碼結構從結構上來看的話，迭代型分組密碼又可以往下細分成三大類，包括Feistel結構、SP 結構以及其它結構。 AES 加密算法的數(shù)學理論 含有有限個元素的域有限域的，我們把它定義成一個域中包含的要素的個數(shù)是有限的，且這個集合中單個要素的個數(shù)我們將它定義成有限域的階。舉個例子，十六進制數(shù){A3}{89}多項式計算如（）所示。那么乘積結果減，與 16進制數(shù) {1B} 異或。表中數(shù)據(jù)的大小是8位16*16即256 x 8位的ROM，數(shù)據(jù)規(guī)模不大，可以以一個簡單的方式與現(xiàn)代設計工具相結合。以下列舉兩個方法：(1) 結合表21進行查表；(2) 使用CAD工具優(yōu)化邏輯功能，合成并優(yōu)化邏輯函數(shù)，計算元素的反演。然而，總的來，我們必須把中的元素映射到，其中。令數(shù)據(jù)字節(jié)表示成，那么 。S 盒如表21所示。因此，可想而知在我們現(xiàn)實生活的應用中，所要加密的明文位寬不可能完全一致，有可能高于或低于分組長度，鑒于現(xiàn)實應用的多樣性，AES加密算法就有必要應用不同的工作模式，這樣才能達到最優(yōu)的工作效率。該模式的流水線是串行模式，加密結構牽一發(fā)而動全身，明文分組的一絲變化，都會導致密文分組的連鎖反應。③密鑰加層：進行輪密鑰加變換（AddRoundKey），控制子密鑰的產(chǎn)生，使明文與擴展出的密鑰更有效地結合。輪密相加明 文輪密相加字節(jié)代換行變換列變換輪密相加字節(jié)代換行變換列變換輪密相加字節(jié)代換行變換輪密相加逆向行變換逆向字節(jié)代換輪密相加逆向列變換逆向行變換逆向字節(jié)代換輪密相加逆向列變換輪密相加逆向字節(jié)代換逆向行變換擴展密鑰密 鑰明 文密 文密 文第一輪第九輪第十輪第一輪第九輪第十輪…………圖23 明文分組長度為128bit，輪數(shù)為10的AES加、解密流程圖 本章總結本章節(jié)著重介紹了AES加密算法的工作原理，從其數(shù)學理論基礎，到AES加密算法的模塊介紹，再到其總體工作流程的剖析，全方位地展示了AES加密算法的基本結構。硬件描述語言發(fā)展至今，已經(jīng)衍生出了多種針對于不同應用目的硬件描述語言。Key Expansion模塊是密鑰擴展模塊，主要作用是完成密鑰的擴展和子密鑰的輸出。位變換模塊外部接口如圖35所示。MixcolumnsS’0,0S’0,1S’0,2S’0,3S’1,0S’1,1S’1,2S’1,3S’2,0S’2,1S’2,2S’2,3S’3,0S’3,1S’3,2S’3,3S0,0S0,1S0,2S0,3S1,0S1,1S1,2S1,3S2,0S2,1S2,2S2,3S3,0S3,1S3,2S3,3S0,0S1,0S2,0S3,0S’0,0S’1,0S’2,0S’3,0圖38 列混合變換過程clkresetstart_idata_i[127...0]decrypt_iready_odata_o[127...0]圖39 列混合變換Mixcolumns模塊外部接口圖310 列混合變換Mixcolumns模塊仿真波形 密鑰擴展模塊設計keysched密鑰擴展模塊是整個AES加密電路中比不可少的一部分，AES算法的可靠性就是依賴于密鑰的保密程度。密鑰擴展模塊狀態(tài)機及外部接口分別如圖31312所示，仿真波形如圖313所示。映射：綜合器根據(jù)外部施加的一定條件（包括時序和電路面積的限制等），從已知的工藝庫中搜索符合條件的元器件來組成實際電路。 DC生成的門級電路和報告如圖44444所示，為DC綜合后的門級電路圖。通過查閱資料，對AES 加密算法進行了從數(shù)學基礎到算法流程的詳細的研究，并將AES加密算法分成7個模塊。當我終于從考研、畢設、找工作這一件件瑣事中抽身而出時，才發(fā)現(xiàn)四年的大學生活已然走到盡頭。 Choomchuay, S. A FPGA design of AES core Architecture for portable hard disk [C]. Proc of Eighth International Joint Conference on Computer Science and Software Engineering , 2011. 223 – 228. [6] 新一代數(shù)據(jù)加密標準——AES，王先培，張愛菊，熊平，張?。ㄎ錆h大學電子信息學院， 武漢430072）[7] 針對AES加密算法的研究及其FPGA實現(xiàn)，王亮，上海師范大學，2013[8] AES加密算法的FPGA高速設計,邵金祥,西南石油學院，2005[9] FPGA 系統(tǒng)設計與實踐，黃智偉主編，電子工業(yè)出版社，2005[10] 集成電路設計寶典，李貴宏、謝世鍵編著，電子工業(yè)出版社，2006[11] 簡評AES工作模式，吳文玲，中國科學院軟件研究所，中國科學院信息安全技術工程 研究中心[12] CMOS電路設計布局與仿真，[美] Baker等著，陳中建主譯，機械工業(yè)出版社， 2006[13] LIB: CSMC Mixed Signal Analog Process Design Kit CADC0001 6A11[14] 基于AES算法的FPGA實現(xiàn)技術研究，張悅，段哲民，吳曉成，西北工業(yè)大學[15] 加密算法的四種主要模式，何畏，合肥工業(yè)大學管理學院，23000926