基于vhdl語(yǔ)言編寫的數(shù)字鐘-全文預(yù)覽
【正文】 。139。039。 if (c1=2 and c0=4) then c0 = (OTHERS =39。 IF c0 = 9 THEN c1 = c1 + 1。 THEN IF c0 9 THEN c0 = c0 + 1。) 。039。 signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENTITY hour IS PORT (CLK0, RST,EN5,EN6: IN STD_LOGIC。 END behav。Z39。if EN4=39。 else q1=(OTHERS =39。 END IF。)。039。 END IF。)。139。039。 THEN c1 = (OTHERS =39。 signal C1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT : OUT STD_LOGIC )。 USE 。end if。 then q0=c0。)。139。039。 if (c1=6 and c0=0) then c0 = (OTHERS =39。139。 END IF。 ELSE c0 = (OTHERS =39。 ELSIF CLK39。) 。 BEGIN PROCESS(CLK, RST,EN1,en2) BEGIN IF RST = 39。 COUT : OUT STD_LOGIC )。 USE 。顯示模塊由一個(gè)選擇控制模塊和一個(gè)七段譯碼器組成。因此對(duì)于數(shù)字鐘來(lái)說(shuō)首先是時(shí)分秒的計(jì)數(shù)功能，然后能顯示，附帶功能是清零、調(diào)整時(shí)分。（2）具有清零的功能，且能夠?qū)τ?jì)時(shí)系統(tǒng)的小時(shí)、分鐘進(jìn)行調(diào)整?！。坳P(guān)鍵字］：EDA技術(shù)；VHDL語(yǔ)言；數(shù)字鐘 EDA技術(shù)作為現(xiàn)代電子設(shè)計(jì)技術(shù)的核心，它依賴強(qiáng)大的計(jì)算機(jī)，在EDA工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、邏輯簡(jiǎn)化、邏輯分割、邏輯綜合，以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。本文詳細(xì)介紹EDA課程設(shè)計(jì)任務(wù)——數(shù)字鐘的設(shè)計(jì)的詳細(xì)設(shè)計(jì)過(guò)程及結(jié)果，并總結(jié)出心得體會(huì)。設(shè)計(jì)要求（1）具有時(shí)、分、秒計(jì)數(shù)顯示功能。自頂向下的設(shè)計(jì)方法將一個(gè)復(fù)雜的系統(tǒng)逐漸分解成若干功能模塊, 從而進(jìn)行設(shè)計(jì)描述, 并且應(yīng)用EDA 軟件平臺(tái)自動(dòng)完成各功能模塊的邏輯綜合與優(yōu)化, 門級(jí)電路的布局, 再下
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