基于vhdl的數(shù)字時(shí)鐘論文-全文預(yù)覽
【正文】 in5。 when 4=qout=qin4。 when 2=qout=1111。 case t is when 0=qout=qin1。139。 sel=11111110。 architecture behave of sel is begin process(clk,rst) variable t:integer range 0 to 7。 qin6 : in std_logic_vector(3 downto 0)。 qin2 : in std_logic_vector(3 downto 0)。 use 。 end behave。 end if。 end if。039。 tem2=0000。 elsif clk39。 begin process(clk,rst) begin if(rst=39。 carry : out std_logic )。 entity fen24 is port (clk : in std_logic。 小時(shí)計(jì)數(shù)器 實(shí)體名： fen24 功 能： 24 進(jìn)制計(jì)數(shù)器 接 口： clk 時(shí)鐘輸入 qout1個(gè)位 BCD 輸出 qout2十位 BCD 輸出 carry進(jìn)位信號(hào)輸出 library ieee。 qout1=tem1。 end if。139。139。)then tem1=0000。 architecture behave of fen60 is signal tem1:std_logic_vector(3 downto 0)。 qout1 : out std_logic_vector(3 downto 0)。 use 。如不符合要求，可重復(fù)步驟 (3)，再門級(jí)模擬，直到符合要求止。 (3) 邏輯綜合與優(yōu)化 將通過功能模擬的程序放到 VHDL 編譯器中，進(jìn)行邏輯綜合與優(yōu)化。 (4)對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證 。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。設(shè)計(jì)者可利用 HDL 程序來描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制 FPGA 和 CPLD 內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功能的的門級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。 適配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如 JED 文件。綜合器的功能就是將設(shè)計(jì)者在 EDA 平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的 HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們欲實(shí)現(xiàn)功能的描述文件。經(jīng)過培訓(xùn)，學(xué)員可以掌握 HDL 語言的初步開發(fā)能力，并且解決 FPGA 產(chǎn)品開發(fā)過程中的常見問題，掌握基于 FPGA 的嵌入式系統(tǒng)（ NIOSII）的設(shè)計(jì)和調(diào)試方法。 因此，我們此次設(shè)計(jì)與制做數(shù)字鐘就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作數(shù)字鐘 .而且通過數(shù)字鐘的制作進(jìn)一步的了解各種在制作中用到的中小規(guī)模集成電路的作用及實(shí)用方法 .且由于數(shù)字鐘包括組合邏輯電路和時(shí)敘電路 .通過它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法 . 第一章概論 1 .1課程背景 FPGA 系統(tǒng)設(shè)計(jì)初級(jí)班培訓(xùn)課程主要幫助學(xué)員盡快掌握 CPLD/FPGA 的開發(fā)流程和設(shè)計(jì)方法，以工程實(shí)踐為例，循序漸進(jìn)的學(xué)習(xí) FPGA 的集成開發(fā)環(huán)境，開發(fā)流程以及硬件電路設(shè)計(jì)等知識(shí)。 第六章 本次課程設(shè)計(jì)的心得體會(huì) ...................................... 18 致謝 ............................................... 錯(cuò)誤 !未定義書簽。 顯示模塊 ....................................... 錯(cuò)誤 !未定義書簽。 數(shù)字電子鐘設(shè)計(jì)源程序 ........................... 錯(cuò)誤 !未定義書簽。 This procedure used in hardware description language VHDL, the hardware can significantly reduce the number of entrylevel system design, give people the impression that a close relative of C language. 目 錄 第一章概論 .......................................................... 5 課程背景 ： ..................................... 錯(cuò)誤 !未定義書簽。本程序使用的硬件描述語言 VHDL，可以大大降低了硬件數(shù)字系統(tǒng)設(shè)計(jì)的入門級(jí)別，讓人 感覺就是 C 語言的親近。摘要 隨著基于 CPLD 的 EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大
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