【正文】 在按下 OPEN_T 鍵后，控制器又返回了建立等待狀態(tài)，同時發(fā)出 LED_G 綠燈驅(qū)動信號。 模塊仿真下面給出主要模塊的仿真波形圖。由于芯片的資源有限，為了優(yōu)化輸出和工藝映射，就要有相應的約束條件加以控制。QAQB QCQDQEQG QF圖 218 控制器模塊的狀態(tài)圖WAIT_TREADYWAIT_T OPEN_TREADY READYFULLOPEN_TDEPOPEN_TNOTCDSWSETUPREADYSETUPVHDL 設(shè)計通過前面對控制器模塊的詳細介紹，可以給出控制器模塊的 VHDL 描述，其 VHDL 程序為22。6）報警狀態(tài)當控制器處于這個狀態(tài)時，這時控制器將判斷 NOTC 信號是否有效，如果該信號有效，則表示密碼輸入錯誤次數(shù)已經(jīng)達到 3 次，這時密碼器將進入到死鎖狀態(tài)，同時控制器將轉(zhuǎn)移到報警返回狀態(tài)；如果 NOTC 信號無效，則向密碼錯誤計數(shù)模塊發(fā)出定時信號，這時指示設(shè)備將發(fā)出警告信號，這時任何按鍵輸入都將不被響應；如果定時結(jié)束（4s）則，密碼器將再次進入到準備就緒狀態(tài)，這時允許再次輸入密碼。對于比較模塊來說，如果 DEP 的輸出為 0，那么控制器模塊應該轉(zhuǎn)移到密碼錯誤狀態(tài)；如果DEP 的輸出為 0，那么這時檢查計數(shù)器選擇模塊的輸出 FULL 是否有效。當處于這種狀態(tài)時，控制器模塊的 EN 輸出信號將變?yōu)橛行?，它意味著此時允許數(shù)字密碼 A0～A9 的按鍵輸入。2）準備就緒狀態(tài)準備就緒狀態(tài)是指密碼器在被按下 WAIT_T 鍵后處于的一種狀態(tài)。WAIT_L、S_LG、S_LR：輸入到指示電路模塊的紅綠燈和蜂鳴器驅(qū)動信號。CNP ：輸入到計數(shù)器選擇模塊的輸入密碼位數(shù)計數(shù)脈沖。CLK ：輸入時鐘，有分頻模塊提供，與消抖模塊的輸入時鐘同步。DSW ：由密碼錯誤次數(shù)計數(shù)器提供，當它為 1 時，表示定時（4S）完，可以進入到下一個狀態(tài)。VHDL 設(shè)計根據(jù)前面對該模塊的描述，可以給出其 VHDL 程序，為 。DSW ：表示延時結(jié)束，這是密碼器可以由警告狀態(tài)進入到密碼輸入狀態(tài)。CLK：計數(shù)脈沖輸入，當其計為 4 時，延時結(jié)束，這是如果密碼次數(shù)還不到 3 次，則可以再次輸入密碼。所以首先應該進行 RS 觸發(fā)器的 VHDL 設(shè)計，然后才能構(gòu)成指示電路模塊的 VHDL 設(shè)計。ALERT: 揚聲器驅(qū)動信號，高電平有效。DI: 由編碼模塊提供的按鍵音信號；BJY:由密碼錯誤次數(shù)計數(shù)模塊的警告音信號。只要掃描信號 SEL(000) SEL(111) 的頻率超過人的眼睛視覺暫留頻率 24Hz 以上,就可以達到盡管每次點亮單個七段顯示器,卻能具有 8 個同時顯示的視覺效果,而且顯示也不致閃爍抖動。SEL： 3 位的 2 進制數(shù)碼管選擇信號，當其為 111 ～010 時，選擇前 6 位數(shù)碼管，用于顯示輸入的密碼數(shù)字；當其為 001～000 時，選擇后 2 位數(shù)碼管，用于顯示剩余密碼輸入次數(shù)。RESET：數(shù)碼管復位信號，由控制器模塊提供。由于采用動態(tài)掃描顯示，只須輸出一個 LED 所須的驅(qū)動信號即可。 數(shù)碼管顯示譯碼模塊輸入輸出信號定義圖 213 數(shù)碼管顯示譯碼模塊圖數(shù)碼管顯示譯碼模塊的模塊圖如圖 213 所示，模塊的輸入、輸出信號定義如下：1）輸入信號DATA ：4 位的 BCD 碼輸入信號，由數(shù)碼管掃描模塊提供。2）輸出信號S0、SS2：提供給密碼預置輸出模塊的地址選擇信號。比較器的具體工作原理是：當比較結(jié)果相等是，DEP 的輸出為 1；當比較結(jié)果不相等時，DEP 的輸出為 0。VHDL 設(shè)計編碼模塊的 VHDL 程序為 。模塊描述編碼模塊為子模塊中的第二大模塊，該模塊用于將輸入的按鍵信號轉(zhuǎn)換成 4 位 BCD 碼 B1～B4 送入到比較器中，這一步將通過 10 線至 4 線編碼器來完成。VHDL 設(shè)計密碼預置輸出模塊的 VHDL 程序為 。2）輸出信號EEEE4：密碼預置信號。該輸出用于提供給消抖同步模塊。所以首先必須進行 D 觸發(fā)器的 VHDL 設(shè)計，然后構(gòu)成消抖同步電路的 VHDL 設(shè)計，最后通過元件例化調(diào)用完成消抖同步模塊的 VHDL 設(shè)計。14VHDL 設(shè)計在數(shù)字電路中，消抖同步電路的設(shè)計方案 [11]較多，本設(shè)計采用的是一種應用較為廣泛的消抖同步電路。而對于分頻模塊的設(shè)計，可以通過對兩個單元電路元件的例化調(diào)用來實現(xiàn)。再將 CLK_DIV1 進行 10 分頻可以得到 CLK_DIV2 時鐘，為 1HZ。模塊描述在數(shù)字密碼器中，它的外部時鐘信號 CLK 是由外部晶振來提供的，時鐘頻率為 300Hz。 數(shù)字密碼器的底層設(shè)計前面描述了數(shù)字密碼器的頂層設(shè)計和相應的 VHDL 程序，下面將介紹密碼器系統(tǒng)中各個模塊的具體實現(xiàn)和相應的 VHDL 程序。 VHDL 設(shè)計本模塊設(shè)計的 VHDL 程序為 。在這種情況下，密碼器必須由內(nèi)部人員通過按鍵 SETUP 來對密碼器進行重新設(shè)置，目的是使其重新回到等待狀態(tài)。密碼器只接受前 6 位密碼輸入，并以按鍵音提示，多余位數(shù)的密碼輸入將不起作用。 模塊描述 根據(jù)數(shù)字密碼器的功能描述和模塊劃分，下面給出密碼器輸入電路和輸出電路功能的具體描述。其中各個模塊是以元件的形式給出的，首先必須進行元件的說明，然后進行元件的例化調(diào)用就可以構(gòu)成頂層模塊。計數(shù)器 2 用來記錄輸入密碼錯誤次數(shù)，當密碼輸入錯誤時，密碼器將發(fā)出警報，并提示用戶還可以輸入密碼的次數(shù)。這里，數(shù)據(jù)選擇器是一個 4 位的六選一數(shù)據(jù)選擇器，它的兩位選擇信號是由一個模 6 的計數(shù)器來給出的，計數(shù)器的控制信號是由控制信號RESET 和時鐘信號 CNP 是由控制模塊來提供的。 數(shù)字密碼器的工作過程根據(jù)圖 22 所示的模塊劃分圖，下面介紹一下密碼器的具體工作過程?？梢?，劃分模塊是設(shè)計過程中一個非常重要的步驟。密碼預先在內(nèi)部設(shè)置，可以設(shè)置任意位密碼，這里采用 6 位十進制數(shù)字作為密碼；密碼輸入正確后，密碼器將啟動開啟裝置。本次設(shè)計將利用 EDA 技術(shù)自頂向下的設(shè)計方法，采用 VHDL 語言進行設(shè)計輸入，并在 MAX+PLUSⅡ開發(fā)軟件上進行編譯、仿真、編程、下載，最后在 ALTERA 公司開發(fā)的FPGA 芯片 EPF10K10LC844 上實現(xiàn)。目前，F(xiàn)PGA/CPLD 可供選擇范圍很大，可根據(jù)不同的應用選用不同容量的芯片。由于開發(fā)工具的通用性、設(shè)計語言的標準化以及設(shè)計過程幾乎與所有的 FPGA/CPLD 器件結(jié)構(gòu)沒有關(guān)系，所以設(shè)計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號的 FPGA/CPLD 中由此還可以知識產(chǎn)權(quán)的方式得到確認，并被注冊成為所謂的 IP 芯核從而使得片上系統(tǒng)的產(chǎn)品設(shè)計效率大幅度提高。除了不存在 MCU 所特有的復位不可靠與 PC 可能跑飛等固有缺陷外，F(xiàn)PGA/CPLD 的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，從而大大縮小了體積，易于管理和屏蔽。高速。 用 FPGA/CPLD 進行開發(fā)的優(yōu)點基于 EDA 技術(shù)的 FPGA/CPLD 器件的開發(fā)應用可以從根本上解決 MCU 所遇到的問題。用下載電纜編程的器件，只要先將器件裝焊在電路板上，通過 PC、SUN 工作站、就能產(chǎn)生編程所有的標準 5V、 或 邏輯電平信號，也稱為 ISP 方式編程，其調(diào)試和維修也很方便。CPLD 和 FPGA[7]建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種:基于反熔絲技術(shù)的器件只允許對器件編程一次，編程后不能修改。現(xiàn)場可編程門陣列(FPGA)是由掩膜可編程門陣列和可編程邏輯器件二者演變而來的，并將它們的特性結(jié)合在一起。在 20 世紀 90 年代初，Lattice 公司又推出了在系統(tǒng)可編程大規(guī)模集成電路（ispLSI） 。在 EPROM基礎(chǔ)上出現(xiàn)的高密度可編程邏輯器件稱為 EPLD 或 CPLD。 PLD 的發(fā)展歷程最早的可編程邏輯器件出現(xiàn)在 20 世紀 70 年代，主要是可編程只讀存儲器（PROM）和編程邏輯陣列（PLA） 。 可編程邏輯器件（PLD）簡介PLD（可編程邏輯器件）是與 ISP（在系統(tǒng)可編程）技術(shù)和 EDA（電子設(shè)計自動化）工具緊密結(jié)合、同時進行的。同時，也可以重新觀察和分析 VHDL 原代碼，以確認描述是正確有效的。配置后的時序仿真。利用 VHDL 綜合優(yōu)化軟件對 VHDL 原代碼進行綜合優(yōu)化處理。用 VHDL 仿真器對 VHDL 原代碼進行功能仿真。(2)編寫設(shè)計代碼。前兩種方式包括設(shè)計階層的生成，而后一種方式將描述的電路當作單模塊電路來進行的。 VHDL 的設(shè)計流程利用 VHDL 語言進行設(shè)計可分為以下幾個步驟 [5]:設(shè)計要求的定義。VHDL 語言的效率之一，就是如果設(shè)計是被綜合到一個 CPLD 或 FPGA，則可以設(shè)計的產(chǎn)品以最快速度上市。從一個仿真工具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工作平臺移植到另一個工作平臺去執(zhí)行。VHDL 語言設(shè)計系統(tǒng)硬件時，沒有嵌入描述與工藝相關(guān)的信息，不會因為工藝變化而使描述過時。系統(tǒng)硬件描述能力強。VHDL 具有如下的基本特征：設(shè)計功能強、方法靈活、支持廣泛。1993 年，IEEE 對VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即IEEE 標準的 10761993 版本， （簡稱 93 版） 。設(shè)計者可以利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化工具進行仿真，再自動綜合到門級電路，最后用 PLD 實現(xiàn)其功能。然后，利用電子設(shè)計自動化（EDA）工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。各行業(yè)對自己專用集成電路(ASIC)的設(shè)計要求日趨迫切，可編程器件的廣泛應用，為各行業(yè)的電子系統(tǒng)設(shè)計工程師自行開發(fā)本行業(yè)專用的 ASIC 提供了技術(shù)和物質(zhì)條件。所以 EDA 技術(shù)將成為電子設(shè)計領(lǐng)域中的極其重要的組成部分。 可編程邏輯器件自 70 年代以來，經(jīng)歷了 PAL、GAL、CPLD、FPGA 幾個發(fā)展階段，其中 CPLD／FPGA5高密度可編程邏輯器件，目前集成度已高達 200 萬門／片，它將格模 ASC 集成度高的優(yōu)點和可編程邏輯器件設(shè)計生產(chǎn)方便的特點結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當市場擴大時，它可以很容易地轉(zhuǎn)由掩模 ASIC 實現(xiàn)，因此開發(fā)風險也大為降低。 設(shè)計全定制 ASIC 芯片時，設(shè)計師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計結(jié)果交由 m 廠家去進行格模制造，做出產(chǎn)品。這樣，框架作為一套使用和配置 EDA 軟件包的規(guī)范，就可以實現(xiàn)各種EDA 工具間的優(yōu)化組合，并集成在一個易于管理的統(tǒng)一的環(huán)境之下，實現(xiàn)資源共享。優(yōu)化則是對于上述綜合生成的電路網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果替代一些復雜的邏輯電路單元，根據(jù)指定的目標庫映射成新的網(wǎng)表。硬件描述語言使得設(shè)計者在比較抽象的層次上描述設(shè)計的結(jié)構(gòu)和內(nèi)部特征。 〝自頂向下〞的設(shè)計方法“自頂向下”的設(shè)計方法首先從系統(tǒng)級設(shè)計入手，在頂層進行功能方框圖的劃分和結(jié)構(gòu)設(shè)計；在方框圖級進行仿真、糾錯，并用硬件描述語言對高層次的系統(tǒng)行為進行描述；在功能級進行驗證，然后用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，其對應的物理實現(xiàn)級可以是印刷電路板或?qū)Ｓ眉呻娐?。特別是集成電路設(shè)計工藝步入了超深亞微米階段，百萬門以上的大規(guī)模 ASIC 設(shè)計技術(shù)的應用，促進了EDA 技術(shù)的形成。這一階段人們開始利用計算機取代手工勞動，輔助進行集成電路版圖編輯、PCB 布局布線等工作。就過去近 30 年的電子技術(shù)的發(fā)展歷程，可大致將EDA 技術(shù)的發(fā)展分為三個階段。在現(xiàn)代電子設(shè)計技術(shù)領(lǐng)域中，EDA 技術(shù)已成為主要的設(shè)計手段。摘要 ???????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????11 EDA 技術(shù)概述 ????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????4 現(xiàn)代電子設(shè)計方法— EDA 技術(shù) ??????????????????????????????????????????????????????????????????????????????????????????????????????????????????4 EDA 技術(shù)的發(fā)展歷程 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