【正文】 按下列順序鍵入按鍵值：上鎖 → 復(fù)位 → 鍵入錯(cuò)誤密碼 → 開門 → 復(fù)位 → 鍵入錯(cuò)誤密碼→ 開門 → 復(fù)位 → 鍵入錯(cuò)誤密碼 → 開門。仿真波形如圖 所示。在 C 狀態(tài)，每 收到一位密碼 ，發(fā)出一次 p 計(jì)數(shù)，當(dāng)正確比較脈沖 dep 為高電平時(shí)，繼續(xù) C 狀態(tài)。仿真波形如圖 所示。仿真波形不涉及任何具體器件的硬件特性。 貴州大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 第 31 頁 第五章 設(shè)計(jì)結(jié)果 本章將對(duì)完成的數(shù)字鎖結(jié)果進(jìn)行展示，主要有功能仿真 和 邏輯測試。 其他個(gè)輸入、輸出端按系統(tǒng) AMS 圖進(jìn)行鏈接。 4x4 鍵盤上的每個(gè)輸入端首先通過消抖后進(jìn)入系統(tǒng)，編碼預(yù)置模塊出來的信號(hào) dout也通過消抖電路后送入控制器。 編碼預(yù)置模塊原理圖如圖 所示。為減少系統(tǒng)圖形界面的復(fù)雜性，首先設(shè)計(jì)編碼預(yù)置模塊，然后再設(shè)計(jì)頂層文件。復(fù)位后再次鍵入正確密碼，開門正確，如圖 狀態(tài) 3。 控制器模塊仿真波形如圖 所示。 qe=qe1。 qa=qa1。 hd=(iopen and qc1)or(iopen and qe1 and(not start))。 報(bào)警狀態(tài) G reset_p=(qb1 and start)or(qc1 and(not iopen)and start)or(qd1 and 貴州大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 第 26 頁 (not data_in)and start)or(qe1 and start)or(qf1 and (not co3)and start)。 輸入密碼狀態(tài) C qd1=((not iopen) and(not start)and data_in and dep and co8 and qc1)or((not data_in)and (not start)and (not iopen)and qd1)。139。 控制器狀態(tài)信號(hào)，用于測試 貴州大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 第 25 頁 end kong_zhi_qi。 定義紅色信號(hào)燈 p:out std_logic。 entity kong_zhi_qi is port(clk,setup,start,isetup,iopen,data_in,co8,co3,dep:in std_logic。OPEN? START HD = OPEN?QC + OPEN?QE ?START LD = QD ? OPEN?DATA_IN ?START 在編寫源程序時(shí)采用 VHDL 的數(shù)據(jù)流描述方式，根據(jù)得出的各狀態(tài)方程編寫程序。根據(jù) 工作流程圖 ,可得出如圖 狀態(tài)圖。 觸發(fā)器模塊仿真波形如圖 所示，在圖中 z1 為控制器端輸出的原始信號(hào)，將與其相反的 qb 信號(hào)加上非門為紅燈和綠燈的驅(qū)動(dòng)信號(hào)。從波形圖可以看出，當(dāng)復(fù)位信號(hào)clr 為低電平時(shí)，時(shí)鐘脈沖輸入 clk 在上升沿有效，輸出端 q[1..0]進(jìn)行 1 進(jìn)制計(jì)數(shù)，并且當(dāng)計(jì)數(shù)到 3 個(gè)數(shù)時(shí)，進(jìn)位信號(hào) co3 轉(zhuǎn)為高電平，表明 錯(cuò)誤次數(shù)達(dá)到上限，開始報(bào)警。 貴州大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 第 21 頁 圖 密碼預(yù)置邏輯電路 錯(cuò)誤報(bào)警 電路模塊 當(dāng)開門錯(cuò)誤達(dá)到 3 次時(shí)，報(bào)警器將鳴叫。 VHDL 源程序 見附錄 A4。 圖 比較計(jì)數(shù)器仿真波形 比較計(jì)數(shù)器邏輯電路圖如圖 所示。 圖 比較器邏輯電路 比較計(jì)數(shù)器 因?yàn)槭谴休斎?，密碼比較還需要一個(gè)計(jì)數(shù)器器。 VHDL 源程序鍵附錄 A2。 消抖電路模塊仿真波形如圖 所示。 dout 信號(hào)經(jīng)消抖同步后送到控制器 data_in 輸入端。從波形圖可以看出， en 是使能端，高電平有效，它由控制器的輸出控制。 受控電路 源程序與仿真 受控電路在控制器的控制下完成相應(yīng)的電路功能，在第三章我們完成了電路的功能設(shè)計(jì)，接下來將對(duì)各模塊進(jìn)行 VHDL 實(shí)現(xiàn)以及相應(yīng)功能的仿真測試，測試是否達(dá)到設(shè)計(jì)要求。 貴州大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 第 16 頁 （ 6） 錯(cuò)誤狀態(tài) F 在此狀態(tài)，每亮一次紅燈 HD，計(jì)數(shù) 加 1，按復(fù)位鍵 SATRA 返回到密碼輸入狀態(tài) C。 （ 4） 待啟動(dòng)狀態(tài) D 在待啟動(dòng)狀態(tài)，這時(shí)控制器將判斷按鍵 輸入的是密碼數(shù)字信號(hào)還是開鎖 信號(hào)，若是開鎖信號(hào) OPEN，則發(fā)出綠燈信號(hào) LD，使綠燈點(diǎn)亮，啟動(dòng)開門續(xù)電器；若是數(shù)字密碼信號(hào)，則進(jìn)入預(yù)警狀態(tài)。 （ 3） 輸入密碼狀態(tài) C 進(jìn)入此狀態(tài)時(shí)， en 使能信號(hào)變?yōu)橛行г试S輸入密碼數(shù)字 0~9 或按下開鎖鍵 OPEN，故而在狀態(tài)框旁邊標(biāo)有 en↑。在圖 310 待鎖狀態(tài)的流程中，當(dāng) SETUP=1 時(shí)進(jìn)入第二狀態(tài)， START=0 時(shí)維持原狀態(tài)；當(dāng) SETUP=1 時(shí)輸出RESET_L 復(fù)位信號(hào)?？刂破髂K工作狀態(tài)流程圖（簡稱 ASM 圖）如圖 所示。 RESET_L 為脈沖信號(hào)，門狀態(tài)是一個(gè)連續(xù)狀態(tài)，所以采用非門信號(hào)作為輸出。設(shè)計(jì)如圖 所示。那么就需要一個(gè)模 3 計(jì)數(shù)器。 q[i]接收由密碼比較計(jì)數(shù)器發(fā)來的信號(hào)用于判斷比較第幾位密碼。 貴州大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 第 12 頁 圖 密碼比較 計(jì)數(shù)器 密碼預(yù)置 電路模塊 密碼預(yù)置電路用于設(shè)置密碼， 本系統(tǒng)密碼采用內(nèi)置方式。 圖 密碼驗(yàn)證 密碼比較計(jì)數(shù)器電路模塊 本設(shè)計(jì)采用串行輸入，所以還得有計(jì)數(shù)器，用于判斷 密碼比較到第幾個(gè)數(shù)字和密碼是否輸入完畢 。 貴州大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 第 11 頁 圖 消抖電路 密碼比較 電路模塊 密碼驗(yàn)證用于將編碼器轉(zhuǎn)化后的 8421BCD 碼與預(yù)置密碼進(jìn)行比較。輸入信號(hào)以移位串行方式向前傳遞。為了去除這些抖動(dòng)干擾脈沖，可采用如圖 所示電路來實(shí)現(xiàn)這個(gè)目標(biāo)。如果信號(hào)不加以處理就可能會(huì)導(dǎo)致錯(cuò)誤的信號(hào)識(shí)別。當(dāng)沒有按鍵時(shí)，行線和列線是斷開的。根據(jù)需要，鍵盤布局如圖 所示。 本章對(duì)個(gè)模塊進(jìn)行功能設(shè)計(jì)，即各模塊的功能描述。LD 和 HD 由觸發(fā)器控制。 控制器模塊在密碼系統(tǒng)每收到一個(gè)輸入的密碼數(shù)字時(shí)，應(yīng)向比較計(jì)數(shù)器發(fā)出一個(gè)時(shí)鐘信號(hào) CNP。必須在每個(gè)開關(guān)后面安排一個(gè)消抖同步模塊，以保證系統(tǒng)能真確捕捉到輸入脈沖。 由于密碼是串行輸入，依次分別于一個(gè)預(yù)置碼進(jìn)行比較，因?yàn)?8 個(gè)十進(jìn)制預(yù)置碼是提前預(yù)置好的，所以還需要一個(gè)計(jì)數(shù)器來選擇目前要比較第幾個(gè)數(shù)據(jù)。 數(shù)字鎖的密碼采用 3x4 鍵盤輸入， 由于 3x4 鍵盤輸出為行線 /列線信號(hào)，所以首先經(jīng)編碼器編碼（圖中 kr,kc 為總線信號(hào)）將行線 /列線信號(hào)變?yōu)橄鄳?yīng) 0～ 9 的 8421BCD 碼并與原存儲(chǔ)于系統(tǒng)中的密碼相比較，因而需要有一個(gè) 4 位等值比較器，并將比較結(jié)果 DEP反饋給控制器。否則視為錯(cuò)誤開啟，達(dá)到錯(cuò)誤次數(shù)報(bào)警。多撥 、 少撥均視為錯(cuò)誤。在控制器的控制下與預(yù)存密碼進(jìn)行比較正確則開啟密碼鎖。 開發(fā)方案 開發(fā)方案有串行開發(fā)方案和并行開發(fā)方案下面分別介紹 并行開發(fā)方案 并行開發(fā)方案，密碼采用并行輸入方式。 目前，絕大多數(shù) FPGA 器件具有 ISP 功能。這種編程不需要使用專用的編程器，因?yàn)橐褜?原來屬于編 程器的編程電路和升壓電路集成在 ISP 器件內(nèi)部。 CPLD 簡介 CPLD (Complex Programmable Logic Device)復(fù)雜可編程邏輯器件 [12]，是從 PAL 和GAL 器件發(fā)展出來的器件，相對(duì)而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。 Quartus II 編譯器支持的硬件描述語言有 VHDL、 Verilog 和 AHDL。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時(shí)序分析器（ Timing Analyzer）、設(shè)計(jì)輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。同樣， Quartus II 具有仿真功能，同時(shí)也支持第三方仿真工具，如ModelSim。 QuartusII 提供了一種與結(jié)構(gòu)無關(guān)的設(shè) 計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 貴州大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 第 3 頁 相關(guān)領(lǐng)域 概述 本節(jié)將對(duì)電子密碼鎖的開發(fā)環(huán)境 Quartus II和最后的實(shí)現(xiàn)環(huán)境 CPLD進(jìn)行簡要介紹。 4） 報(bào)警功能。 III 按下開鎖鍵 OPEN，若密碼正確，鎖被打開（用綠燈 LD 點(diǎn)亮表示）；若密碼不正確，鎖不被打開（綠燈 LD 不亮）不 提示錯(cuò)誤（用紅燈 HD 表示）。 2） 系統(tǒng)通電后必須給密碼鎖上鎖，即按上鎖鍵 SETUP，表示密碼鎖準(zhǔn)備就緒，可以接受外部輸入的密碼數(shù)字，這時(shí)用來指示密碼鎖工作情況的指示燈和揚(yáng)聲器處于不工作狀態(tài)，系統(tǒng)處于上鎖等待密碼輸入狀態(tài)。 人們對(duì)安全的重視和科學(xué)技術(shù)的發(fā)展 ,許多電子智能鎖如，指紋識(shí)別、 IC 識(shí)別等已經(jīng)出現(xiàn)在國內(nèi)外。機(jī)械密碼鎖結(jié)構(gòu)的復(fù)雜度和密碼位數(shù)成正比成本高且安全性能差。隨著物質(zhì)財(cái)富的積累和科學(xué)技術(shù)的發(fā)展 ,人們對(duì)鎖的要求越來越高。 本次設(shè)計(jì)為開發(fā)一款體積小，功耗低，操作簡易便于修改維護(hù)，具有良好 應(yīng)用前景的 數(shù)字 密碼鎖。然后簡述相關(guān)領(lǐng)域的發(fā)展。 關(guān)鍵詞 ： Quartus II， VHDL，密碼鎖，電路仿真 貴州大學(xué)本科畢業(yè)論文（設(shè)計(jì)） 第 V 頁 Design and simulation of digital coded lock based on VHDL Abstract With the accumulation of social material wealth, the prevention of thieves has bee a social problem. Lock is always the first choice when people deal with thieves. It requires lock not only to be against with theft, but also practical and convenient. Under the circumstance of current technology, numbers padlock is being a trend among locks. This design makes use of EDA technology to design a burglar digital bination lock to prevent from thieves. This design will use VHDL (Hardware Description Language) under the circumstance of Quartus II to expound its working principle and provide circuit diagram and simulation waveform. This coded lock has the characteristic of small size, low consumption, high security and the function of error accumulation alarm etc. This kind of lock is practical because it can be used in residence, proof box and other places where have the need of prevent from thieves. The lock use matrix keyboard to input. It’s has enough s because its password constitutes of 8 decimal numbers and it would be wrong if the number is more than 8 or less than 8. It’s humanization because there will be alarm if the