【文章內(nèi)容簡介】 本節(jié)將對電子密碼鎖的開發(fā)環(huán)境 Quartus II和最后的實現(xiàn)環(huán)境 CPLD進(jìn)行簡要介紹。 Quartus II 簡介 本設(shè)計是基于 Quartus II 的， 在此 對它作一些介紹。 QuartusII[12]是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 QuartusII 在 21 世紀(jì)初推出，是 Altera 前一代 FPGA/CPLD集成開發(fā)環(huán)境 MAX+PLUSII 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。 QuartusII 提供了一種與結(jié)構(gòu)無關(guān)的設(shè) 計環(huán)境，使設(shè)計者能方便地進(jìn)行設(shè)計輸入、快速處理和器件編程。 Altera 的 QuartusII 提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的需要，也是單芯片可編程系統(tǒng)（ SOPC）設(shè)計的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計工具，并為Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計提供了集成綜合環(huán)境 。 QuartusII 設(shè)計工具完全支持VHDL、 Verilog 的設(shè)計流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。 QuartusII 也可以利用第三方的綜合工具，如 Leonardo Spectrum、 Synplify Pro、 FPGA Compiler II，并能直接調(diào)用這些工具。同樣， Quartus II 具有仿真功能，同時也支持第三方仿真工具，如ModelSim。此外， Quartus II 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的DSP 系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)。 Quartus II 包括模塊化得編譯器。編譯器包括的功能模塊由分析 /綜合器（ Analysis amp。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時序分析器（ Timing Analyzer）、設(shè)計輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。可以通過選擇 Start Compiler 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。還可以通過選擇 Compiler Tool（ Tools菜單），在 Compiler Tool 窗口中運行該模塊來啟動編譯器模塊。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。 Quartus II 編譯器支持的硬件描述語言有 VHDL、 Verilog 和 AHDL。 Quartus II 支持層次化設(shè)計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設(shè)計方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計的問題。在 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 4 頁 設(shè)計輸入之后， Quartus II 的編譯器將給出設(shè)計輸入的錯誤報告?？梢允褂?Quartus II 帶有的 RTL Viewer 觀察綜合后的 RTL 圖。 CPLD 簡介 CPLD (Complex Programmable Logic Device)復(fù)雜可編程邏輯器件 [12]，是從 PAL 和GAL 器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。 早期的 CPLD 大多采用 EPROM 編程技術(shù)，其編程過程與簡單 PLD 一樣，每次編程需要在專用或通過設(shè)備上運行。后來采用 E2PROM 和閃爍存儲器技術(shù)，使 CPLD 具有了 “在系統(tǒng)可編程（ ISP） ”特性。所謂在系統(tǒng)可編程是指未編程的 ISP 器件可以直接焊接在印制電路板上，然后通過計算機(jī)的數(shù)據(jù)傳輸端口和專用的編程電纜對焊接在電路板上的 ISP 器件直接多次編程，從而使器件具有所需要的邏輯功能。這種編程不需要使用專用的編程器，因為已將 原來屬于編 程器的編程電路和升壓電路集成在 ISP 器件內(nèi)部。ISP 技術(shù)使得調(diào)試過程不需要反復(fù)撥插 芯片，從而不會產(chǎn)生引腳彎曲變形現(xiàn)象，提高了可靠性，而且可以隨時對焊接在電路板上的 ISP 器件的邏輯功能進(jìn)行修改，從而加快了數(shù)字系統(tǒng)的調(diào)試過程。目前。 ISP 已成為系統(tǒng)在線遠(yuǎn)程升級的技術(shù)手段。 目前，絕大多數(shù) FPGA 器件具有 ISP 功能。例如， Altera 公司的 MAX7000S（ 5V）、MAX7000A（ ）和 MAX7000B（ ）系列， Xilinx 公司的 XC9500 系列以及 Lattice公司的 CPLD 器件等。 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 5 頁 第二章 開發(fā)方案與論證 本章將首先介紹數(shù)字鎖兩種不同的開發(fā)方案，從方案的原理，實現(xiàn)的成本進(jìn)行比較。然后論證本設(shè)計采用的方案 —— 串行方案。 開發(fā)方案 開發(fā)方案有串行開發(fā)方案和并行開發(fā)方案下面分別介紹 并行開發(fā)方案 并行開發(fā)方案，密碼采用并行輸入方式。密碼輸入完畢后再一次性比較。原理圖如圖 所示。 圖 并行開發(fā)原理圖 數(shù)據(jù)通過鍵盤輸入，消抖后編碼存入數(shù)據(jù)緩沖器。在控制器的控制下與預(yù)存密碼進(jìn)行比較正確則開啟密碼鎖。 達(dá)到錯誤次數(shù)報警。 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 6 頁 串行開發(fā)方案 串行開發(fā)方案，密碼采用串行輸入。邊輸入 ， 邊比較。多撥 、 少撥均視為錯誤。原理圖如圖 所示。 圖 串行開發(fā)原理圖 數(shù)據(jù)通過鍵盤輸入，消抖后編碼。在控制器的控制下與預(yù)存密碼進(jìn)行比較正確則開啟密碼。否則視為錯誤開啟，達(dá)到錯誤次數(shù)報警。 方案論證 串行開發(fā)所需硬件資源少，本設(shè)計采用串行開發(fā)方案。 依據(jù)上述對數(shù)字鎖系統(tǒng)的功能要求，其系統(tǒng)整體框圖如圖 所示，它將系統(tǒng)劃分為控制器和受控電路兩部分，受控電路 由消抖電路模塊、編碼器、比較器、密碼預(yù)置、計數(shù)器、觸發(fā)器等模塊組成。 數(shù)字密碼鎖控制系統(tǒng)的輸入信號包括：數(shù)字密碼鍵盤 0～ 9，上鎖鍵 STEUP，復(fù)位鍵START，解除鎖定鍵 ISETUP，開鎖鍵 OPEN；輸出信號包括：開門指示燈 LD，錯誤指示燈HD，報警器 BG。 數(shù)字鎖的密碼采用 3x4 鍵盤輸入， 由于 3x4 鍵盤輸出為行線 /列線信號，所以首先經(jīng)編碼器編碼（圖中 kr,kc 為總線信號）將行線 /列線信號變?yōu)橄鄳?yīng) 0～ 9 的 8421BCD 碼并與原存儲于系統(tǒng)中的密碼相比較，因而需要有一個 4 位等值比較器，并將比較結(jié)果 DEP反饋給控制器。 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 7 頁 圖 數(shù)字密碼鎖 系統(tǒng)電路整體框圖 編碼器模塊的作用 是將鍵盤輸入的信號編成 BCD 碼，并且每鍵入一個數(shù)碼，應(yīng)向控制器送一個脈沖 DATA_IN 表示有數(shù)據(jù)輸入。 比較器模塊的作用是將輸入的密碼和內(nèi)置密碼進(jìn)行比較，并將結(jié)果 DEP 反饋給控制器。 密碼預(yù)置模塊的作用是預(yù)置內(nèi)部密碼，因為內(nèi)部預(yù)置密碼采用 8 位十進(jìn)制數(shù)，且用BCD 碼表示，需 32 個輸入端送入，所以可選用 32 選 4 數(shù)據(jù)選擇 電路來選擇密碼。 由于密碼是串行輸入，依次分別于一個預(yù)置碼進(jìn)行比較，因為 8 個十進(jìn)制預(yù)置碼是提前預(yù)置好的，所以還需要一個計數(shù)器來選擇目前要比較第幾個數(shù)據(jù)。 32 選 4 數(shù)據(jù)選擇器的 3 位地址碼用一個模 8 計數(shù)器控制?？刂破飨蛴嫈?shù)器提供一個清零信號 RESET_CNP和時鐘信號 CNP，每次通過鍵盤輸入一個密碼數(shù)字，控制器向計數(shù)器提供一個時鐘脈沖CNP，使計數(shù)器加 1，當(dāng)計數(shù)器到 8 時，說明 8 個密碼數(shù)字已經(jīng)比較完畢，此時計數(shù)器產(chǎn)生進(jìn)位信號 CO8 反饋給控制器，控制器進(jìn)入待啟動狀態(tài)或預(yù)警狀態(tài)。 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 8 頁 由于輸入都采用鍵盤輸入，其按下時刻和持續(xù)時間長短是隨機(jī)的 ，且存在因簧片反彈引起的電平抖動現(xiàn)象。必須在每個開關(guān)后面安排一個消抖同步模塊，以保證系統(tǒng)能真確捕捉到輸入脈沖。消抖同步模塊的作用是保證系統(tǒng)能捕捉到輸入脈沖，并保證沒按一次鍵只形成一個寬度等于系統(tǒng)時鐘周期的脈沖。 報警計數(shù)器模塊的作用是，每一次開啟錯誤，控制器向報警計數(shù)器提供一個時鐘信號 HD，使計數(shù)器加 1，當(dāng)計數(shù)器到 3 時，說明錯誤次數(shù)達(dá)到 3 次，模 3 進(jìn)位信號 CO3反饋給控制器，控制器發(fā)出報警信號 BG。解除鎖定或正確開門后控制器向報警計數(shù)器發(fā)出清零信號 ISETUP，使計數(shù)器清零。 控制器模塊在密碼系統(tǒng)每收到一個輸入的密碼數(shù)字時，應(yīng)向比較計數(shù)器發(fā)出一個時鐘信號 CNP。當(dāng)密碼系統(tǒng)在按下開鎖鍵 OPEN 前收到第 9 個時鐘信號時，應(yīng)裝入預(yù)警狀態(tài)，等待按下開鎖鍵 OPEN 后發(fā)出錯誤信號 HD。因此，密碼鎖系統(tǒng)沒輸入一個密碼數(shù)字，應(yīng)向控制器送入一個脈沖 DATA_IN，顯然此信號也應(yīng)同步，即形成寬度只占一個系統(tǒng)時鐘的脈沖。 密碼鎖系統(tǒng)的輸出有開鎖指示燈 LD（綠燈）、錯誤指示燈 HD（ 紅燈）和揚聲器。LD 和 HD 由觸發(fā)器控制。控制器分別向觸發(fā)器提供一個置位信號 S_LD、 S_HD，按下上鎖鍵時向觸發(fā)器提供一個復(fù)位 信號 RESET_L，用來控制綠燈 LD、紅燈 HD 工作。 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 9 頁 第三章 電路模塊功能設(shè)計 數(shù)字密碼鎖系統(tǒng)電路設(shè)計采用自頂而下的設(shè)計方法。自頂而下設(shè)計方法的主要思想是對數(shù)字系統(tǒng)分模塊，分層次進(jìn)行設(shè)計，這樣可以將復(fù)雜的設(shè)計劃分成若干個相對簡單的模塊，不同的模塊可完成數(shù)字系統(tǒng)中某一部分的具體功能，從而使電路設(shè)計大為簡化。 本章對個模塊進(jìn)行功能設(shè)計，即各模塊的功能描述。將分受控電路和控制電路兩部分描述。 受控電路 受控電路的主要版塊有，鍵盤編碼電路模塊、消抖電路模塊、比較器模塊、密碼預(yù)置木 塊、比較計數(shù)器模塊和報警計數(shù)模塊 鍵盤編碼 電路模塊 數(shù)字密碼鎖控制系統(tǒng)的輸入信號包括：數(shù)字密碼鍵盤 0~9，復(fù)位鍵 START，開鎖鍵OPEN，上鎖鍵 SETUP，功能鍵 ISETUP。 4*4 矩陣式鍵盤完全能滿足上述要求，且經(jīng)濟(jì)美觀。根據(jù)需要，鍵盤布局如圖 所示。 圖 鍵盤按鍵布局 根據(jù) 4*4 矩陣式鍵盤特點，采用行列式編碼方式 。 為減少硬件的開銷，只對數(shù)字 0~9進(jìn)行編碼。行線 kc 送高電平（ 1111），列線 kr 送低電平（ 000）。當(dāng)沒有按鍵時，行線和列線是斷開的。當(dāng)有按鍵時，行線 和列線信號將相應(yīng)有所改變，據(jù)此，可對此類信號 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 10 頁 進(jìn)行編碼，達(dá)到識別的目的。鍵盤的輸入原理如圖 所示。 圖 鍵盤編碼原理 按鍵消抖 電路模塊 由于本設(shè)計采用的是鍵盤輸入，按鍵時手部的抖動，輸入信號就會產(chǎn)生不穩(wěn)定脈沖。如果信號不加以處理就可能會導(dǎo)致錯誤的信號識別。因此每個輸入端就各需要一個消抖電路。也就是說，輸入信號波形有抖動，但經(jīng)過消抖之后，其輸出也為正規(guī)的矩形波。 如圖 所示的信號波形，在正常信號的上升沿和下降沿含有一些隨即干擾信號，或隨即抖動。為了去除這些抖動干擾脈沖，可采用如圖 所示電路來實現(xiàn)這個目標(biāo)。 圖 信號上升與下降沿都含有隨機(jī)干擾抖動信號 圖 所示電路有 2 個上升沿 D 觸發(fā)器和一個 2 輸入與門構(gòu)成。設(shè) key_in 是輸入信號， clk 是消抖電路本身的工作時鐘。 2 個 D 觸發(fā)器連接成同步時序方式，即將他們的輸入端都連在一起。輸入信號以移位串行方式向前傳遞。信號的輸出口是 key_out。 當(dāng)信號輸入電路后，能在 key_out 輸出脈沖信號的條件是，必須 2 個 D 觸發(fā)器的輸出端都同為 1，從而 2 輸入與門來輸出高電平。由于干擾信號是一群寬度狹窄的隨機(jī)信號，在串入是，很難同時時與門輸出為 1，而只有正常信號才有足夠的寬度通過此電路，從而起到 “濾波 ”功能。 貴州大學(xué)本科畢業(yè)論文（設(shè)計） 第 11 頁 圖 消抖電路 密碼比較 電路模塊 密碼驗證用于將編碼器轉(zhuǎn)化后的 8421BCD 碼與預(yù)置密碼進(jìn)行比較。因此只需要比較兩組數(shù)據(jù)是否相等，不需要知道誰大誰小，所以采用等值比較器。 設(shè)比較器的 4 個輸入端為 y0～ y3,輸出端為 f0～ f3，當(dāng)比較兩數(shù)正確時輸出一個 dep有效信號 “1”給控制器，否則輸出為 “0”。如圖 所示。 圖 密碼驗證 密碼比較計數(shù)器電路模塊 本設(shè)計采用串行輸入，所以還得有計數(shù)器，用于判斷 密碼比較到第幾個數(shù)字和密碼是否輸入完畢 。計數(shù)器是