【文章內(nèi)容簡(jiǎn)介】 的密碼鎖的可靠性較差的缺點(diǎn) , 利用了 FPGA 的 ISP 功能可高效的進(jìn)行功能擴(kuò) 展和產(chǎn)品升級(jí)。本設(shè)計(jì)還突破了一般密碼鎖只能設(shè)置四位密碼的限制 , 可方便的設(shè)置任意位密碼 , 具有使用靈活 、 性能可靠 、 安全保密性強(qiáng)等優(yōu)點(diǎn) , 將有十分良好的應(yīng)用前景。 16 同時(shí) 本文 還 通過數(shù)字 密碼器 的 設(shè)計(jì) 展現(xiàn)出了現(xiàn)代電子設(shè)計(jì)方 法 — EDA 技術(shù)的靈活性 ,層次化設(shè)計(jì)方式的優(yōu)點(diǎn)。 VHDL 語言具有很強(qiáng)的電路描述和建模能力 [13],能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述 ,從而大大簡(jiǎn)化了硬件設(shè)計(jì)任務(wù) ,提高了設(shè)計(jì)效率和可靠性。用 VHDL 語言實(shí)現(xiàn)電路設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn) ,而不需要對(duì)不影響功能的與工藝相關(guān)的因素花費(fèi)過多的 時(shí)間和精力。它必將是現(xiàn)代電子的重要設(shè)計(jì)手段和發(fā)展方向。 附錄 數(shù)字密碼器程序清單 頂層模塊 () LIBRARY IEEE。 USE 。 USE 。 USE 。 USE 。 ENTITY cipher_top IS PORT(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9 : IN std_logic。 wait_t : IN std_logic。 ready : IN std_logic。 setup : IN std_logic。 open_t : IN std_logic。 clk : IN std_logic。 led_g,led_r,alert : OUT std_logic。 a,b,c,d,e,f,g : OUT std_logic。 sel : OUT std_logic_vector(2 DOWNTO 0))。 END cipher_top。 ARCHITECTURE cipher_top_arch OF cipher_top IS COMPONENT keysync_model— 消抖模塊 PORT(c1,c2,c3,c4: IN std_logic。 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90: IN std_logic。 clk: IN std_logic。 c11,c22,c33,c44: OUT std_logic。 a01,a11,a21,a31,a41,a51,a61,a71,a81,a91: OUT std_logic)。 END COMPONENT。 COMPONENT enable_model— 使能電路模塊 PORT(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9: IN std_logic。 en: IN std_logic。 17 a00,a10,a20,a30,a40,a50,a60,a70,a80,a90: OUT std_logic)。 END COMPONENT。 COMPONENT mux4_model— 密碼預(yù)置模塊 PORT(s0,s1,s2 : IN std_logic。 e1,e2,e3,e4 : OUT std_logic)。 END COMPONENT。 COMPONENT encoder_model 編碼模塊 PORT(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91 : IN std_logic。 reset,dus : IN std_logic。 b1,b2,b3,b4 : OUT std_logic。 data_in,di : OUT std_logic。 in1,in2,in3,in4,in5,in6 : OUT std_logic_vector(3 DOWNTO 0))。 END COMPONENT。 COMPONENT parator_model— 比較模塊 PORT(b1,b2,b3,b4: IN std_logic。 e1,e2,e3,e4: IN std_logic。 dep : OUT std_logic)。 END COMPONENT。 COMPONENT counter_model— 計(jì)數(shù)模塊 PORT(reset : IN std_logic。 p : IN std_logic。 s0,s1,s2 : OUT std_logic。 full : OUT std_logic)。 END COMPONENT。 COMPONENT decoder_model— 數(shù)碼顯示模塊 PORT(data : IN std_logic_vector(3 DOWNTO 0)。 a,b,c,d,e,f,g: OUT std_logic)。 END COMPONENT。 COMPONENT indicator_model— 指示模塊 PORT(wait_l : IN std_logic。 s_lg : IN std_logic。 s_lr : IN std_logic。 di,bjy : IN std_logic。 clk_div1 : IN std_logic。 led_g,led_r,alert: OUT std_logic)。 END COMPONENT。 18 COMPONENT control_model— 控制模塊 PORT(c11,c22,c33,c44 : IN std_logic。 data_in : IN std_logic。 dep,dsw : IN std_logic。 full,notc : IN std_logic。 clk : IN std_logic。 en,dus,anc: OUT std_logic。 p,reset : OUT std_logic。 ds,ret : OUT std_logic。 s_lr,s_lg,wait_l: OUT std_logic)。 END COMPONENT。 COMPONENT clkdiv_model— 分頻模塊 PORT(clk : IN std_logic。 clk_div1 : OUT std_logic。 clk_div2 : OUT std_logic)。 END COMPONENT。 COMPONENT keyscan_model PORT(clkscan,reset : IN std_logic。 in1,in2,in3,in4, in5,in6,in7,in8 : IN std_logic_vector(3 DOWNTO 0)。 data : OUT std_logic_vector(3 DOWNTO 0)。 sel : OUT std_logic_vector(2 DOWNTO 0))。 END COMPONENT。 COMPONENT wrong3_model PORT(anc,ds : IN std_logic。 clk,ret: IN std_logic。 in7,in8: OUT std_logic_vector(3 DOWNTO 0)。 notc,dsw : OUT std_logic。 bjy : OUT std_logic)。 END COMPONENT。 SIGNAL e1,e2,e3,e4 : std_logic。 SIGNAL b1,b2,b3,b4 : std_logic。 SIGNAL dus,di,bjy : std_logic。 SIGNAL anc,ds,ret : std_logic。 SIGNAL notc,dsw : std_logic。 SIGNAL c11,c22,c33,c44 : std_logic。 19 SIGNAL a00,a10,a20,a30,a40,a50,a60,a70,a80,a90 : std_logic。 SIGNAL a01,a11,a21,a31,a41,a51,a61,a71,a81,a91 : std_logic。 SIGNAL en,data_in : std_logic。 SIGNAL wait_l,s_lg,s_lr : std_logic。 SIGNAL reset,p : std_logic。 SIGNAL full,dep : std_logic。 SIGNAL s0,s1,s2 : std_logic。 SIGNAL clk_div1,clk_div2 : std_logic。 SIGNAL data : std_logic_vector(3 DOWNTO 0)。 SIGNAL in1,in2,in3,in4,in5,in6,in7,in8 : std_logic_vector(3 DOWNTO 0)。 BEGIN U1: keysync_model PORT MAP(wait_t,setup,ready,open_t,a00,a10,a20,a30,a40,a50,a60,a70,a80,a90, clk_div1,c11,c22,c33,c44,a01,a11,a21,a31,a41,a51,a61,a71, a81,a91)。 U2: enable_model PORT MAP(a0,a1,a2,a3,a4,a5,a6,a7,a8,a9,en,a00,a10, a20,a30,a40,a50,a60,a70,a80,a90)。 U3: mux4_model PORT MAP(s0,s1,s2,e1,e2,e3,e4)。 U4: encoder_model PORT MAP(a01,a11,a21,a31,a41,a51,a61,a71,a81,a91,reset,dus,b1, b2,b3,b4,data_in,di,in1,in2,in3,in4,in5,in6)。 U5: parator_model PORT MAP(b1,b2,b3,b4,e1,e2,e3,e4,dep)。 U6: counter_model PORT MAP(reset,p,s0,s1,s2,full)。 U7: decoder_model PORT MAP(data,a,b,c,d,e,f,g)。 U8: indicator_model PORT MAP(wait_l,s_lg,s_lr,di,bjy,clk,led_g,led_r,alert)。 U9:control_model PORT MAP(c11,c22,c33,c44,data_in,dep,dsw,full,notc,clk_div1,en,dus,anc,p,res 20 et, ds,ret,s_lr,s_lg,wait_l)。 U10:clkdiv_model PORT MAP(clk,clk_div1,clk_div2)。 U11:keyscan_model PORT MAP(clk,reset,in1,in2,in3,in4,in5,in6,in7,in8,data, sel)。 U12:wrong3_model PORT MAP(anc,ds,clk_div2,ret,in7,in8,notc,dsw,bjy)。 END cipher_top_arch。 30 分頻單元電路 () LIBRARY IEEE。 USE 。 USE 。 ENTITY clk_div30 IS PORT(clk :