【文章內(nèi)容簡(jiǎn)介】 EE標(biāo)準(zhǔn)，即 IEEE Standard 13641995. Verilog HDL 的最大特點(diǎn)就是易學(xué)易用，如果有 C語(yǔ)言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把 Verilog HDL 內(nèi)容安排在與 ASIC 設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授，由于 HDL 語(yǔ)言本身是專門(mén)面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。與之相比， VHDL 的學(xué)習(xí)要困難一些。但 Verilog HDL 較自由的語(yǔ)法，也容易造成初學(xué)者犯一些錯(cuò)誤，這一點(diǎn)要注意。 （ Ome9pd4QS2dmz7xRZw2WLJtcFOHmEeW2GW8FN_） 【４】 3. VHDL介紹 Verilog HDL 和 VHDL 是目前世界上最流行的兩種硬件描述語(yǔ)言，都是在20 世紀(jì) 80年代中期開(kāi)發(fā)出來(lái)的。前者由 Gateway Design Automation 公司（該公司于 1989 年被 Cadence 公司收購(gòu)）開(kāi)發(fā)。兩種 HDL均為 IEEE 標(biāo)準(zhǔn)。 14 VHDL 是我們這次設(shè)計(jì)使用的語(yǔ)言所以 接下來(lái)會(huì)對(duì)它的背景、語(yǔ)法規(guī)則和使用方式有一個(gè)較為詳盡的介紹。 VHDL 全名 VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于 1982 年。 1987年底， VHDL 被 IEEE 和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言 。自 IEEE1076（簡(jiǎn)稱 87版 )之后，各 EDA 公司相繼推出自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。 1993 年， IEEE對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，簡(jiǎn)稱 93版。 VHDL和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描 述語(yǔ)言，得到眾多 EDA 公司支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言 。 VHDL 語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在 80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言 。 VHDL 翻譯成中文就是超高速集成電路硬件描述語(yǔ)言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。它在中國(guó)的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì) ASIC。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式、描述風(fēng)格以及語(yǔ)法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 與其他硬件描述語(yǔ)言相比， VHDL 具有以下特點(diǎn)： 、設(shè)計(jì)靈活 ： VHDL 具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來(lái)描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。 VHDL支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語(yǔ)言所不能比擬的。 VHDL 還支持各種設(shè)計(jì)方法， 15 既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 、易于修改 ： 由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，大多數(shù) EDA工幾乎都支持 VHDL，這為 VHDL的進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計(jì)過(guò)程中，主要的設(shè) 計(jì)文件是用 VHDL 編寫(xiě)的源代碼，因?yàn)?VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 ： VHDL具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門(mén)級(jí)電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL支持預(yù)定義的和自定義的數(shù)據(jù)類型，給硬件描述帶來(lái)較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 、與工藝無(wú)關(guān) ： 設(shè)計(jì)人員用 VHDL進(jìn)行設(shè)計(jì)時(shí)，不 需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。 ： VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，同一個(gè)設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。 ： VHDL 采用基于庫(kù)（ Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。（ 【４】 下面先說(shuō)明一下 VHDL 的基本結(jié)構(gòu) 【５】 ， VHDL 的設(shè)計(jì)單元主要由：實(shí)體、構(gòu)造體、 包合集、配置和庫(kù)組成，下面就來(lái)依次介紹： 實(shí)體（ Entity）：描述所設(shè)計(jì)的系統(tǒng)的外部接口信號(hào)，定義電路設(shè)計(jì)中所有的輸入和輸出端口； 結(jié)構(gòu)體 (Architecture)：描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為； 包集合 (Package)：存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型、常數(shù)和子程序等； 配置 (Configuration)：指定實(shí)體所對(duì)應(yīng)的結(jié)構(gòu)體； 16 庫(kù) (Library)：存放已經(jīng)編譯的實(shí)體、結(jié)構(gòu)體、包集合和配置。 （ 1） 實(shí)體 （ Entity） 描述了設(shè)計(jì)單元的輸入輸出接口信號(hào)或引腳，是設(shè)計(jì)實(shí)體經(jīng)封裝后對(duì)外的一個(gè)通信界面。 實(shí)體名由設(shè)計(jì)者自由命名，用來(lái)表示被設(shè)計(jì)電路芯片的名稱，但是必須與 VHDL 程序的文件名稱相同。要與文件名一致； 17 類屬為設(shè)計(jì)實(shí)體與外界通信的靜態(tài)信息提供通道，用來(lái)規(guī)定端口的大小、實(shí)體中子元件的數(shù)目和實(shí)體的定時(shí)特性等。 端口方向： IN， OUT， INOUT， BUFFER 同方向、同類型的端口可放在同一個(gè)說(shuō)明語(yǔ)句中。 如： ENTITY Full_adder IS PORT( a, b, c: IN BIT； sum, carry: OUT BIT )。 END Full_adder。 18 （ 2） 結(jié)構(gòu)體 （ Architecture） 定義了設(shè)計(jì)單元具體的功能，描述了該基本設(shè)計(jì)單元的行為、元件和內(nèi)部的連接關(guān)系。 一個(gè)實(shí)體可對(duì)應(yīng)多個(gè)結(jié)構(gòu)體，每個(gè)結(jié)構(gòu)體代表該實(shí)體功能的不同實(shí)現(xiàn)方案或不同實(shí)現(xiàn)方式。同一時(shí)刻只有一個(gè)結(jié)構(gòu)體起作用，通過(guò) CONFIGURATION決定用哪個(gè)結(jié)構(gòu)體進(jìn)行仿真或綜合。 （ 3） 庫(kù)、程序包的調(diào)用 LIBRARY 庫(kù)名 。 USE 庫(kù)名 .程序包名 .項(xiàng)目名； 19 在介紹完 VHDL 設(shè)計(jì)單元的基本組成后，下面再來(lái)簡(jiǎn)單介紹一下 VHDL 中的常用語(yǔ)句： （ 1） 簡(jiǎn)單賦值語(yǔ)句 目標(biāo)信號(hào)名 =表達(dá)式 （ 2） 選擇信號(hào)賦值語(yǔ)句 這種語(yǔ)句通常用于多路 數(shù)據(jù)選擇器，以便從多個(gè)輸入信號(hào)中選擇所需的信號(hào)到輸出端。 其格式如下； WITH 選擇表達(dá)式 SELECT 賦值目標(biāo)信號(hào) = 表達(dá)式 1 WHEN 選擇值 1， 表達(dá)式 2 WHEN 選擇值 1， 表達(dá)式 n WHEN OTHERS； 注： 選擇值要覆蓋所有可能情況，若不能一一指定，用 OTHERS 為其他情況找個(gè)出口；選擇值必須互斥，不能出現(xiàn)條件重復(fù)或重疊的情況。 （ 3） 條件信號(hào)賦值語(yǔ)句 注： 各賦值語(yǔ)句有優(yōu)先級(jí)的差別，按書(shū)寫(xiě)順序從高到低排列；各賦值條件可以重疊。 （ 4） 進(jìn)程與時(shí)鐘 20 （ 5） 流程控制語(yǔ)句 ○ 1 IF語(yǔ)句： ○ 2 CASE 語(yǔ)句： 注： 。2. 當(dāng) CASE 語(yǔ)句的選擇值無(wú)法覆蓋所有的情況時(shí) ,要用 OTHERS 指定未能列出的其他所有情況的輸出值 。 ○ 3 NULL 語(yǔ)句 NULL 為空操作語(yǔ)句，一般用于 CASE 中，表示在某些情況下對(duì)輸出不作任何改變，隱含鎖存信號(hào)。不能用于純組合邏輯電路。 介紹完常用語(yǔ)句后，對(duì) VHDL 的 語(yǔ)法規(guī)則和簡(jiǎn)單應(yīng)用就應(yīng)該有了一個(gè)直觀的了解 ，下面接著來(lái)介紹一下有關(guān) VHDL 仿真的知識(shí)。 仿真（ Simulation，也稱模擬），不接觸具體的硬件系統(tǒng)利用計(jì)算機(jī)對(duì)電路 21 設(shè)計(jì)的邏輯行為和運(yùn)行功能進(jìn) 行模擬檢測(cè)，較大規(guī)模的 VHDL 系統(tǒng)設(shè)計(jì)的最后完成必須經(jīng)歷多層次的仿真測(cè)試過(guò)程，包括針對(duì)系統(tǒng)的 VHDL 行為仿真、分模塊的時(shí)序仿真和硬件仿真，直至最后系統(tǒng)級(jí)的硬件仿真測(cè)試。 在對(duì) VHDL 的編程和相關(guān)設(shè)計(jì)知識(shí)有了基本的了解以后， 接著就來(lái)介紹設(shè)計(jì)相關(guān)的軟件和實(shí)驗(yàn)器材。 （ 1） Xilinx ISE Design Suite Xilinx ISE Design Suite 是利用新技術(shù)來(lái)降低總設(shè)計(jì)成本的電子設(shè)計(jì)套件軟件，并且實(shí)現(xiàn)了比任何其它 PLD 解決方案更 高的性能。借助 Xilinx ISE Design Suite 的突破性技術(shù)提高系統(tǒng)級(jí)設(shè)計(jì)效率并加快產(chǎn)品投產(chǎn)。 ISE Design Suite 采用各種方法來(lái)實(shí)現(xiàn)團(tuán)隊(duì)設(shè)計(jì)、功耗優(yōu)化以及簡(jiǎn)化 IP 集成，從而分發(fā)揮 Xilinx 目標(biāo)設(shè)計(jì)平臺(tái)在配置邏輯、嵌入式和 DSP 設(shè)計(jì)方面的潛力 所有這一切均可通過(guò)緊密集成的設(shè)計(jì)流程來(lái)實(shí)現(xiàn)。 （ 2） Xilinx PlanAhead Xilinx PlanAhead 是 Xilinx ISE Design Suite 自帶的一個(gè)插件，主要用于分析設(shè)計(jì) 程序，配合輸入輸出來(lái)實(shí)現(xiàn)便捷定義管腳等一系列功能。 （ 3） Modelsim Mentor 公司的 ModelSim 是業(yè)界最優(yōu)秀的 HDL 語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。它采用直接優(yōu)化的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù) IP 核，個(gè)性化的圖形界面和用戶接口， 22 為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計(jì)的首選仿真軟件 。 （ 4） FPGA實(shí)驗(yàn)板 23 相關(guān)數(shù)字 電路簡(jiǎn)介 【６】 （ 1） 組合邏輯電路： 對(duì)于數(shù)字邏輯電路，當(dāng)其任意時(shí)刻的穩(wěn)定輸出僅僅取決于該時(shí)刻的輸入變量的取值，而與過(guò)去的輸出狀態(tài)無(wú)關(guān)，則稱該電路為組合邏輯電路，簡(jiǎn)稱組合電路。 示意圖： （ 2） 時(shí)序邏輯電路： 時(shí)序電路是一種輸出不僅與當(dāng)前的輸入有關(guān)，而且與其輸出狀態(tài)的原始狀態(tài)有關(guān)，其相當(dāng)于在組合邏輯的輸入端加上了一個(gè)反饋輸入，在其電路中有一個(gè)存儲(chǔ)電路，其可以將輸出的狀態(tài)保持住，我們可以用下圖的框圖來(lái)描述時(shí)序電路的 24 構(gòu)成。 （ 3） 同步時(shí)序電路的設(shè)計(jì) 同步時(shí)序電路的分析是根據(jù)給定的時(shí)序邏輯電路 ，求出能反映該電路功能的狀態(tài)圖。狀態(tài)圖清楚地表明了電路在不同的輸入、輸出原狀態(tài)時(shí)，在時(shí)鐘作用下次態(tài)狀態(tài)的變化情況。同步時(shí)序電路的設(shè)計(jì)的設(shè)計(jì)是分析的反過(guò)程，其是根據(jù)給定的狀態(tài)圖或通過(guò)對(duì)設(shè)計(jì)要求的分析得到的狀態(tài)圖，設(shè)計(jì)出同步時(shí)序電路的過(guò)程。 這里主要討論給定狀態(tài)圖的情況下的同步時(shí)序電路的設(shè)計(jì)，對(duì)于具體的要求得到狀態(tài)圖的過(guò)程一般是一個(gè)較復(fù)雜的問(wèn)題，這是暫不講。根據(jù)已知狀態(tài)圖設(shè)計(jì)同步時(shí)序電路的過(guò)程一般分為以下幾步： 。首先根據(jù)狀態(tài)的個(gè)數(shù)來(lái)確定所需要觸發(fā)器的個(gè)數(shù)，如給定的狀態(tài)個(gè)數(shù)為 n，由應(yīng)滿足 n≤ 2K,K為實(shí)現(xiàn)這來(lái)狀態(tài)所需要的觸發(fā)器的個(gè)數(shù)。（實(shí)際使用時(shí)可能給定的狀態(tài)中存在冗余項(xiàng)，這時(shí)一般還須對(duì)狀態(tài)進(jìn)行化簡(jiǎn)。） 。根據(jù)狀態(tài)列出狀態(tài)轉(zhuǎn)移真值表，也稱狀態(tài)表、狀態(tài)轉(zhuǎn)移表。 。選擇合適的觸發(fā)器，通?？蛇x的觸發(fā)器有： JKFF,DFF,TFF,一般使用較廣的為 JKFF。根據(jù)狀態(tài)圖和給出的觸發(fā)器的型號(hào)寫(xiě)出其輸入方程，通常在寫(xiě)輸入方程時(shí)須對(duì)其進(jìn)行化簡(jiǎn)，以使電路更簡(jiǎn)單。 。根據(jù)狀態(tài)表，求出輸出邏輯函數(shù) Z 的輸出方程，還過(guò)有些電路沒(méi)有獨(dú)立的輸出，這 一步就省了。 。根據(jù)輸入方程、輸出方程畫(huà)出邏輯電路圖。 25 。在設(shè)計(jì)的電路中可能出現(xiàn)一些無(wú)關(guān)的狀態(tài)，這些狀態(tài)能否經(jīng)過(guò)若干個(gè)時(shí)鐘脈沖后進(jìn)行有效的狀態(tài)。 秒表的設(shè)計(jì)與實(shí)現(xiàn) 設(shè)計(jì)總體 ： 1. 設(shè)計(jì)思路 ： 先來(lái)看設(shè)計(jì)的要求： 秒表的計(jì)時(shí)范圍為 00’ 00” 00 ~ 59’ 59” 99。有兩個(gè)按鈕開(kāi)關(guān) Start/Stop和 Split/Reset，控制秒表的啟動(dòng)、停止、分段和復(fù)位：在秒表已經(jīng)被復(fù)位的情況下，按下“ Start/Stop”鍵，秒表開(kāi)始計(jì)時(shí)。在秒表正常運(yùn)行的情況下，如果按下“ Start/Sto